參數資料
型號： IDT82V3280DQG8
廠商： IDT, Integrated Device Technology Inc
文件頁數： 21/171頁
文件大小： 0K
描述： IC PLL WAN SE STRATUM 2 100-TQFP
標準包裝： 750
類型： 時鐘/頻率發(fā)生器，多路復用器
PLL： 是
主要目的： 以太網，SONET/SDH，Stratum
輸入： CMOS，LVDS，PECL
輸出： CMOS，LVDS，PECL
電路數： 1
比率 - 輸入:輸出： 14:9
差分 - 輸入:輸出： 是/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP 裸露焊盤
供應商設備封裝： 100-TQFP-EP（14x14）
包裝： 帶卷 (TR)
其它名稱： 82V3280DQG8
IDT82V3280
WAN PLL
Programming Information
117
December 9, 2008
REMOTE_INPUT_VALID2_CNFG - Input Clocks Validity Configuration 2
PRIORITY_TABLE1_STS - Priority Status 1 *
Address: 4DH
Type: Read / Write
Default Value: XX111111
Bit
Name
Description
7 - 6
-
Reserved.
5 - 0
INn_VALID
This bit controls whether the corresponding INn is allowed to be locked for automatic selection. Here n is any one of 14 to 9.
0: Enabled.
1: Disabled. (default)
Address: 4EH
Type: Read
Default Value: 00000000
Bit
Name
Description
7 - 4
HIGHEST_PRIORITY_VALIDATED[3:0]
These bits indicate a qualified input clock with the highest priority.
0000: No input clock is qualified. (default)
0001: IN1.
0010: IN2.
......
1101: IN13.
1110: IN14.
1111: Reserved.
Note that the input clock is indicated by these bits only when the corresponding INn (b7-0, 4CH) or INn
(b5-0, 4DH) bit is ‘0’.
3 - 0
CURRENTLY_SELECTED_INPUT[3:0]
These bits indicate the T0/T4 selected input clock.
0000: No input clock is selected; or the T4 selected input clock is the T0 DPLL output. (default)
0001: IN1 is selected.
0010: IN2 is selected.
......
1101: IN13 is selected.
1110: IN14 is selected.
1111: Reserved.
Note that the input clock is indicated by these bits only when the corresponding INn (b7-0, 4CH) or INn
(b5-0, 4DH) bit is ‘0’.
7
6543
210
-
IN14_VALID
IN13_VALID
IN12_VALID
IN11_VALID
IN10_VALID
IN9_VALID
7
6543
210
HIGHEST_PRI
ORITY_VALIDA
TED3
HIGHEST_PRI
ORITY_VALIDA
TED2
HIGHEST_PRI
ORITY_VALIDA
TED1
HIGHEST_PRI
ORITY_VALIDA
TED0
CURRENTLY_S
ELECTED_INP
UT3
CURRENTLY_S
ELECTED_INP
UT2
CURRENTLY_S
ELECTED_INP
UT1
CURRENTLY_S
ELECTED_INP
UT0
相關PDF資料
PDF描述
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