參數(shù)資料
型號： IDTSSTE32882HLBAKG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 17/73頁
文件大?。?/td> 0K
描述： IC REGISTERING CLK DRIVER 176BGA
標(biāo)準(zhǔn)包裝： 170
類型： 時鐘緩沖器/驅(qū)動器，多路復(fù)用器
PLL： 是
主要目的： 存儲器，DDR3，RDIMM
輸入： CMOS
輸出： CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 5:60
差分 - 輸入:輸出： 是/是
頻率 - 最大： 810MHz
電源電壓： 1.282 V ~ 1.575 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 176-TFBGA
供應(yīng)商設(shè)備封裝： 176-CABGA（13.5x8）
包裝： 托盤
1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
24
SSTE32882HLB
7201/14
SSTE32882HLB
1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE
DC Current Specifications
Operating Electrical Characteristics
Symbol
Parameter1
1
The RESET and MIRROR inputs of the device must be held at valid voltage levels (not floating) to ensure proper device
operation. The differential inputs must not be floating unless RESET is LOW.
Conditions
Min
Typ2
2
All typical values are at VDD = 1.5V, TA = 25°C.
Max
Unit
II
Input current
RESET, MIRROR, VI =VDD or GND
±5
A
QCSEN input current
QCSEN, VI =VDD or GND
-150
5
IID
Input current
Data inputs3, VI =VDD or GND
3
DCKEn, DODTn, DAn, DBAn, DRAS, DCAS, DWE, DCSn, PAR_IN are measured while RESET is pulled LOW.
±5
A
CK, CK4; VI =VDD or GND
4
The CK and CK inputs have pull-down resistors in the range of 10K
to 100K.
-5
150
A
IOH
HIGH-level output current
Qn5
5
Qn = QxAn, QxCSn, QxCKEn, QxODTn, QxRAS, QxCAS, QxWE, and QxBAn.
-11
mA
Yn, Yn, FBOUT, FBOUT
-11
mA
IOL
LOW-level output current
11
mA
Yn, Yn, FBOUT, FBOUT
11
mA
ERROUT
25
mA
IDD6
6
The supply current is measured as the total current consumption on the AVDD, PVDD, and VDD supply current pins. Io = 0.
Static standby current
RESET = GND and CK = CK = VIL(AC)5
mA
Low-Power Static Operating
RESET =VDD and CK = CK = VIL(AC), MIRROR =
VDD, DCS[1:0] = [0,1]
15
mA
ICCD
Dynamic operating -- input clock
only; active outputs
RESET =VDD, MIRROR = VDD, VI = VIH(AC) or
VIL(AC), RC0[DBA0]=0, RC0[DBA1]=0, CK and CK
switching 50% duty cycle, IO = 0, DCS0 = L, DCS1 =
H. VDD = VDDMAX
68
A/MHz
Dynamic operating -- per each data
input
RESET =VDD, MIRROR = VDD, VI = VIH(AC) or
VIL(AC), CK and CK switching 50% duty cycle. One
data input switching at one half clock frequency, 50%
duty cycle; RC0[DBA0]=0, RC0[DBA1]=0, IO = 0,
DCS0 = L, DCS1 = H. VDD = VDDMAX
16
A/Clock
MHz/
D Input
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PDF描述
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參數(shù)描述
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