參數(shù)資料
型號(hào)： IDTSSTE32882HLBAKG
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 26/73頁(yè)
文件大?。?/td> 0K
描述： IC REGISTERING CLK DRIVER 176BGA
標(biāo)準(zhǔn)包裝： 170
類(lèi)型： 時(shí)鐘緩沖器/驅(qū)動(dòng)器，多路復(fù)用器
PLL： 是
主要目的： 存儲(chǔ)器，DDR3，RDIMM
輸入： CMOS
輸出： CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 5:60
差分 - 輸入:輸出： 是/是
頻率 - 最大： 810MHz
電源電壓： 1.282 V ~ 1.575 V
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 176-TFBGA
供應(yīng)商設(shè)備封裝： 176-CABGA（13.5x8）
包裝： 托盤(pán)
1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
32
SSTE32882HLB
7201/14
SSTE32882HLB
1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE
Clock Driver Characteristics at Application Frequency (frequency band 1)
Symbol
Parameter
Conditions
DDR3-800 DDR3-1066 DDR3-1333 DDR3-1600 Unit
Min
Max
Min
Max
Min
Max
Min
Max
tJIT(CC+)
Cycle-to-cycle period jitter
0
40
0
40
0
40
0
30
ps
tJIT(CC-)
Cycle-to-cycle period jitter
-40
0
-40
0
-40
0
-30
0
ps
tSTAB
Stabilization time
-
6
-
6
-
6
-
6
s
tFDYN
Dynamic phase offset
-50
50
-50
50
-50
50
-40
40
ps
tCKSK
Fractional Clock Output
skew1
-
15
-
15
-
15
-
10
ps
tJIT(PER)
Yn Clock Period jitter
-40
40
-40
40
-40
40
-30
30
ps
tJIT(HPER) Half period jitter
-50
50
-50
50
-50
50
-40
40
ps
tPWH/PWL
Yn pulse width HIG/LOW
duration3
tPW = 1/2tCK -
It
JIT(hper)minI to
1/2tCK -
It
JIT(hper)maxI
1.200 1.300 0.888 0.988 0.700 0.800 0.585 0.665
ns
tQSK12
Qn Output to Yn clock
tolerance (Standard
1/2-Clock Pre-Launch)
Output Inversion
enabled
-100
200
-100
200
-100
200
-100
100
ps
Output Inversion
disabled
-100
300
-100
300
-100
300
-100
200
tQSK24
Qn Output to Yn clock
tolerance (3/4 Clock
Pre-Launch)
Output Inversion
enabled
-100
200
-100
200
-100
200
-100
100
ps
Output Inversion
disabled
-100
300
-100
300
-100
300
-100
200
tSTAOFF
Average delay through the
register beween the input
clock and output clock over
“n” cycles5.
(1.5V operation)
Standard 1/2-Clock
Pre-Launch
tSTAOFF = tPDM + 1/2
tCK
1.9
2.251.591.941.401.75
1.28
1.63
ns
3/4 Clock
Pre-Launch
tSTAOFF = tPDM + 3/4
tCK
2.53
2.88
2.06
2.41
1.77
2.12
1.59
1.94
ns
Average delay through the
register beween the input
clock and output clock5.
(1.35V operation)
Standard 1/2-Clock
Pre-Launch
tSTAOFF = tPDM + 1/2
tCK
1.90
2.45
1.59
2.14
1.40
1.95
1.28
1.63
ns
3/4 Clock
Pre-Launch
tSTAOFF = tPDM + 3/4
tCK
2.53
3.08
2.06
2.61
1.77
2.32
1.59
1.94
tDYNOFF6
Maximum variation in
delay between the input &
output clock
-
160
-
130
-
110
-
90
ps
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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