參數(shù)資料
型號: IDTSSTE32882HLBAKG
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 23/73頁
文件大小: 0K
描述: IC REGISTERING CLK DRIVER 176BGA
標(biāo)準(zhǔn)包裝: 170
類型: 時鐘緩沖器/驅(qū)動器,多路復(fù)用器
PLL:
主要目的: 存儲器,DDR3,RDIMM
輸入: CMOS
輸出: CMOS
電路數(shù): 1
比率 - 輸入:輸出: 5:60
差分 - 輸入:輸出: 是/是
頻率 - 最大: 810MHz
電源電壓: 1.282 V ~ 1.575 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 176-TFBGA
供應(yīng)商設(shè)備封裝: 176-CABGA(13.5x8)
包裝: 托盤
1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
3
SSTE32882HLB
7201/14
SSTE32882HLB
1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE
Block Diagram - Register and PLL Logic Diagram (Positive Logic)
1 DCS[n:0] indicates all of the chip select inputs, where n=1 for QuadCS disabled, and n=3 for QuadCS enabled. QxCS[n:0]
indicates all of the chip select outputs.
DA3..DA9,
DA10, DA12,
3
4
DA0..DA2, DBA2
DA3, DA4, DBA0, DBA1
Control Word
State Machine and
Control Logic
DCS[n:0]
DCKE0,
DODT0,
DCKE1
DODT1
PLL
R
D
Q
CE
R
D
Q
CE
R
D
Q
R
D
Q
R
D
Q
0
1
0
1
0
1
0
1
Pre-
Launch
CMR
Access
DA11,
DA13..DA15,
DBA0..DBA2
DRAS, DCAS,
DWE
Output
Inversion
4
A-Enable
B-Enable
Y0..Y3-
Enable
VREF
QxA3..QxA9,
QxA11,
QxA13..QxA15,
QxBA0..QxBA2
QxA10,
QxCAS,
QxWE
QxA12,
QxRAS,
QACKEn
QAODTn
QBCKEn
QBODTn
Y1
Y0
Y2
FBOUT
Y3
CK
FBIN
RESET
1/4 CK
delay
1/4 CK
delay
1/4 CK
delay
10K
~100K
OE0
OE1
OE2
OE3
1/4 CK
0
1
delay
QxCS[n:0]
DA0-DA2,
QxA0-QxA2,
DRAS
DCAS
DWE
(1)
CS
Logic
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PDF描述
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參數(shù)描述
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IDTSSTE32882HLBBKG 功能描述:IC REGISTERING CLK DRIVER 176BGA RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 專用 系列:- 標(biāo)準(zhǔn)包裝:1,500 系列:- 類型:時鐘緩沖器/驅(qū)動器 PLL:是 主要目的:- 輸入:- 輸出:- 電路數(shù):- 比率 - 輸入:輸出:- 差分 - 輸入:輸出:- 頻率 - 最大:- 電源電壓:3.3V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:28-SSOP(0.209",5.30mm 寬) 供應(yīng)商設(shè)備封裝:28-SSOP 包裝:帶卷 (TR) 其它名稱:93786AFT
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