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參數資料
| 型號： | IDTSSTE32882HLBAKG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 43/73頁 |
| 文件大小： | 0K |
| 描述： | IC REGISTERING CLK DRIVER 176BGA |
| 標準包裝： | 170 |
| 類型： | 時鐘緩沖器/驅動器，多路復用器 |
| PLL： | 是 |
| 主要目的： | 存儲器，DDR3，RDIMM |
| 輸入： | CMOS |
| 輸出： | CMOS |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 5:60 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 810MHz |
| 電源電壓： | 1.282 V ~ 1.575 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 176-TFBGA |
| 供應商設備封裝： | 176-CABGA（13.5x8） |
| 包裝： | 托盤 |
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1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
48
SSTE32882HLB
7201/14
SSTE32882HLB
1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE
Clock Stopped Power Down Entry and Exit with IBT Off
(1) i, j only apply for QuadCS capable register. When QuadCS is enabled, i = 2, j = 3.
(2) With RC9 DBA0=’1’.
(3) When CK/CK inputs are floated, CK/CK inputs are pulled LOW by the (10K-100K Ohm) pulldown resistor in the CK/CK
input buffer.
(4) Upon CKE Power Down exit, QxCSn will be held HIGH for maximum of 1 tCK regardless of what DCSn input level is.
For all other operation QxCSn outputs will follow DCSn inputs.
DAn, DBAn
Input
n-1
QxODTn
n
pp+4
QxCKEn
DCS[j,1]
Output
DODTn
tSTAB
mm+4
Hi-Z
driven Low
Hi-Z
qp+7
m+8
x
tCKoff
tCKEV
tFixedoutput
ODT8
ODT10 ODT11
ODT9
ODT12
ODT14 ODT15
ODT13
ODT16 ODT17
Hi-Z
QxRAS,
QxWE
QxCAS,
n+4
tInDIS
DRAS
DCAS
DWE
DCKEn
Low
High or Low
DCS[i,0] High or Low
H or L
High or Low
Either or both DCKEn inputs are driven High
Hi-Z
Low
tFixedoutput
RESET
n
n-1
Yn
QxAn,
QxBAn
H or L
High or Low
n+4
Either or both QxCKEn outputs are driven High
QxCS[i,0]
Hi-Z
High or Low
QxCSn and QxODTn transfer from Hi-Z to high/low with in-accurate phase
tQDIS
QxCS[j,1] High or Low
Hi-Z
High
High or Low
High
Low
High
PAR_IN
Hi-Z
tEN
High
tACT
L or Float*
CK/CK
see Note 3
相關PDF資料 |
PDF描述 |
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