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參數(shù)資料
| 型號(hào)： | KM44S16020B |
| 廠商： | SAMSUNG SEMICONDUCTOR CO. LTD. |
| 英文描述： | 8M x 4Bit x 2 Banks Synchronous DRAM(8M x 4位 x 2組同步動(dòng)態(tài)RAM) |
| 中文描述： | 8米× 4位× 2銀行同步DRAM（8米× 4位× 2組同步動(dòng)態(tài)RAM）的 |
| 文件頁(yè)數(shù)： | 32/43頁(yè) |
| 文件大?。?/td> | 597K |
| 代理商： | KM44S16020B |
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ELECTRONICS
REV. 2 Mar. '98
TIMING DIAGRAM - II
CMOS SDRAM
0
1
2
3
4
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8
9
10
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19
Page Read Cycle at Different Bank @Burst Length=4
HIGH
Row Active
(A-Bank)
Row Active
(B-Bank)
Read
(A-Bank)
Read
(B-Bank)
: Don't care
*Note :
1. CS can be don't cared when RAS, CAS and WE are high at the clock high going dege.
2. To interrupt a burst read by row precharge, both the read and the precharge banks must be the same.
Read
(A-Bank)
*Note 2
*Note 1
Read
(B-Bank)
Read
(A-Bank)
Precharge
(A-Bank)
BA
A
10
/AP
CL=2
CL=3
DQ
ADDR
CAS
RAS
CS
CKE
CLOCK
WE
DQM
RAa
RBb
RAa
RBb
CAa
CBb
CBd
CAc
CAe
QAa0
QAa1
QAa2
QAa3
QBb0
QBb1 QBb2
QBb3
QAc0
QAc1
QBd0
QBd1
QAe0
QAe1
QAa0
QAa1
QAa2
QAa3
QBb0
QBb1 QBb2
QBb3
QAc0
QAc1
QBd0
QBd1
QAe0
QAe1
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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