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參數(shù)資料
| 型號： | LM3S101 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Microcontroller |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 222/284頁 |
| 文件大小： | 1774K |
| 代理商： | LM3S101 |
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LM3S101 Data Sheet
March 22, 2006
222
Preliminary
Figure 12-4.
Freescale SPI Format (Single Transfer) with SPO=0 and SPH=0
Figure 12-5.
Freescale SPI Format (Continuous Transfer) with SPO=0 and SPH=0
In this configuration, during idle periods:
SSIClk
is forced Low
SSIFss
is forced High
The transmit data line
SSITx
is arbitrarily forced Low
When the SSI is configured as a master, it enables the
SSIClk
pad
When the SSI is configured as a slave, it disables the
SSIClk
pad
If the SSI is enabled and there is valid data within the transmit FIFO, the start of transmission is
signified by the
SSIFss
master signal being driven Low. This causes slave data to be enabled
onto the
SSIRx
input line of the master. The master
SSITx
output pad is enabled.
One half
SSIClk
period later, valid master data is transferred to the
SSITx
pin. Now that both the
master and slave data have been set, the
SSIClk
master clock pin goes High after one further
half
SSIClk
period.
The data is now captured on the rising and propagated on the falling edges of the
SSIClk
signal.
In the case of a single word transmission, after all bits of the data word have been transferred, the
SSIFss
line is returned to its idle High state one
SSIClk
period after the last bit has been
captured.
However, in the case of continuous back-to-back transmissions, the
SSIFss
signal must be
pulsed High between each data word transfer. This is because the slave select pin freezes the
data in its serial peripheral register and does not allow it to be altered if the
SPH
bit is logic zero.
Therefore, the master device must raise the
SSIFss
pin of the slave device between each data
transfer to enable the serial peripheral data write. On completion of the continuous transfer, the
SSIFss
pin is returned to its idle state one
SSIClk
period after the last bit has been captured.
12.2.4.4
Freescale SPI Frame Format with SPO=0 and SPH=1
The transfer signal sequence for Freescale SPI format with SPO=0 and SPH=1 is shown in
Figure 12-6, which covers both single and continuous transfers.
4 to 16 bits
SSIClk
SSIFss
SSIRx
Q
SSITx
MSB
MSB
LSB
LSB
SSIClk
SSIFss
SSIRx
LSB
SSITx
MSB
LSB
4 to 16 bits
LSB
MSB
MSB
MSB
LSB
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