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參數(shù)資料
| 型號(hào)： | LM3S101 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Microcontroller |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 49/284頁 |
| 文件大?。?/td> | 1774K |
| 代理商： | LM3S101 |
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System Control
49
March 22, 2006
Preliminary
changes above. It is the user's responsibility to have a stable clock source (like the main oscillator)
before the
RCC
register is switched to use the PLL.
6.1.4.5
Clock Verification Timers
There are three identical clock verification circuits that can be enabled though software. The circuit
checks the faster clock by a slower clock using timers:
The main oscillator checks the PLL.
The main oscillator checks the boot oscillator.
The boot oscillator divided by 64 checks the main oscillator.
If the verification timer function is enabled and a failure is detected, the main clock tree is
immediately switched to a working clock and an interrupt is generated to the controller. Software
can then determine the course of action to take. The actual failure indication and clock switching
does not clear without a write to the
CLKVCLR
register, an external reset, or a POR reset. The
clock verification timers are controlled by the
PLLVER
,
BOSCVER
, and
MOSCVER
bits in the
RCC
register (see page 70).
6.1.5
System Control
For power-savings purposes, the
RCGCn
,
SCGCn
, and
DCGCn
registers control the clock gating
logic for each peripheral or block in the system while the controller is in Run, Sleep, and Deep-
Sleep mode, respectively. The
DC1
,
DC2
and
DC4
registers act as a write mask for the
RCGCn
,
SCGCn
, and
DCGCn
registers.
In Run mode, the controller is actively executing code. In Sleep mode, the clocking of the device is
unchanged but the controller no longer executes code (and is no longer clocked). In Deep-Sleep
mode, the clocking of the device may change (depending on the Run mode clock configuration)
and the controller no longer executes code (and is no longer clocked). An interrupt returns the
device to Run mode from one of the sleep modes; the sleep modes are entered on request from
the code.
6.2
Register Map
Table 6-1 lists the System Control registers, grouped by function. All addresses given are relative
to the System Control base address of 0x400FE000.
Table 6-1.
System Control Register Map (Sheet 1 of 2)
Offset
Name
Reset
Type
Description
See
page
Device Identification and Capabilities
0x000
DID0
-
RO
Device identification 0
52
0x004
DID1
-
RO
Device identification 1
53
0x008
DC0
0x70003
RO
Device capabilities 0
55
0x010
DC1
0x901F
RO
Device capabilities 1
56
0x014
DC2
0x3030011
RO
Device capabilities 2
57
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