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參數(shù)資料
| 型號(hào)： | LM3S101 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Microcontroller |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 81/284頁 |
| 文件大?。?/td> | 1774K |
| 代理商： | LM3S101 |
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Internal Memory
81
March 22, 2006
Preliminary
For example, if bit 3 at address 0x20001000 is to be modified, the bit-band alias is calculated as:
0x22000000 + (0x1000 * 32) + (3 * 4) = 0x2202000C
With the alias address calculated, an instruction performing a read/write to address 0x2202000C
allows direct access to only bit 3 of the byte at address 0x20001000.
For details about bit-banding, please refer to Chapter 4, “Memory Map” in the
ARM Cortex-M3
Technical Reference Manual
.
7.2.2
Flash Memory
The flash is organized as a set of 1-KB blocks that can be individually erased. Erasing a block
causes the entire contents of the block to be reset to all 1s. These blocks are paired into a set of 2-
KB blocks that can be individually protected. The blocks can be marked as read-only or execute-
only, providing different levels of code protection. Read-only blocks cannot be erased or
programmed, protecting the contents of those blocks from being modified. Execute-only blocks
cannot be erased or programmed, and can only be read by the controller instruction fetch
mechanism, protecting the contents of those blocks from being read by either the controller or by a
debugger.
7.2.2.1
Flash Memory Timing
The timing for the flash is automatically handled by the flash controller. However, in order to do so,
it must know the clock rate of the system in order to time its internal signals properly. The number
of clock cycles per microsecond must be provided to the flash controller for it to accomplish this
timing. It is software's responsibility to keep the flash controller updated with this information via
the
U Second Reload (USECRL)
register (see page 85).
On reset,
USECRL
is loaded with a value that will configure the flash timing so that it works with
the selected crystal value. If software changes the system operating frequency, the new operating
frequency must be loaded into
USECRL
before any flash modifications are attempted. For
example, if the device is operating at a speed of 20 MHz, a value of 0x13 must be written to the
USECRL
register.
7.2.2.2
Flash Memory Protection
The user is provided two forms of flash protection per 2-KB flash blocks in two 32-bit wide
registers. The protection policy for each form is controlled by individual bits (per policy per block) in
the
FMPPE
and
FMPRE
registers (see page 84).
Flash Memory Protection Program Enable (FMPPE)
: If set, the block may be programmed
(written) or erased. If cleared, the block may not be changed.
Flash Memory Protection Read Enable (FMPRE)
: If set, the block may be executed or read
by software or debuggers. If cleared, the block may only be executed. The contents of the
memory block are prohibited from being accessed as data and traversing the data bus.
The policies may be combined as shown in Table 7-1.
Table 7-1.
Flash Protection Policy Combinations
FMPPE
FMPRE
Protection
0
0
Execute-only protection. The block may only be executed and may not be
written or erased. This mode is used to protect code.
1
0
The block may be written, erased or executed, but not read. This combination
is unlikely to be used.
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