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參數(shù)資料
| 型號： | MC68376BGVFT20B1 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 66/440頁 |
| 文件大?。?/td> | 5622K |
| 代理商： | MC68376BGVFT20B1 |
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MC68336/376
QUEUED ANALOG-TO-DIGITAL CONVERTER MODULE
MOTOROLA
USER’S MANUAL
Rev. 15 Oct 2000
8-6
8.4.8 External Digital Supply Pin
Each port A pin includes a digital open drain output driver, an analog input signal path,
and a digital input synchronizer. The VSS pin provides the ground level for the drivers
on the port A pins. Since the QADC output pins have open drain type drivers, a dedi-
cated VDD pin is not needed.
8.4.9 Digital Supply Pins
VDD and VSS provide the power for the digital portions of the QADC, and for all other
digital MCU modules.
8.5 QADC Bus Interface
The QADC can respond to byte, word, and long word accesses, however, coherency
is not provided for accesses that require more than one bus cycle.
For example, if a long word read of two consecutive result registers is initiated, the
QADC could change one of the result registers between the bus cycles required for
each register read. All read and write accesses that require more than one 16-bit
access to complete occur as two or more independent bus cycles.
Normal reads from and writes to the QADC require two clock cycles. However, if the
CPU32 tries to access locations that are also accessible to the QADC while the QADC
is accessing them, the bus cycle will require additional clock cycles. The QADC may
insert from one to four wait states in the process of a CPU32 read from or write to such
a location.
8.6 Module Configuration
The QADC module configuration register (QADCMCR) defines freeze and stop mode
operation, supervisor space access, and interrupt arbitration priority. Unimplemented
bits read zero and writes have no effect. QADCMCR is typically written once when
software initializes the QADC, and not changed thereafter. Refer to D.5.1 QADC
Module Configuration Register for register and bit descriptions.
8.6.1 Low-Power Stop Mode
When the STOP bit in QADCMCR is set, the clock signal to the A/D converter is dis-
abled, effectively turning off the analog circuitry. This results in a static, low power
consumption, idle condition. Low-power stop mode aborts any conversion sequence
in progress. Because the bias currents to the analog circuits are turned off in low-
TRICAL CHARACTERISTICS) to stabilize the analog circuits after the STOP bit is
cleared.
In the low-power stop mode, QADCMCR, the interrupt register (QADCINT), and the
test register (QADCTEST) are not reset and fully accessible. The data direction regis-
ter (DDRQA) and port data registers (PORTQA and PORTQB) are not reset and are
read-only accessible. Control register 0 (QACR0), control register 1 (QACR1), control
register 2 (QACR2), and status register (QASR) are reset and are read-only accessi-
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SPR-505MVWT31N | DUAL COLOR LED, RED/GREEN, 5 mm |
| SPV200Y3 | SINGLE COLOR LED, YELLOW, 5 mm |
| SR75-3S | TRANSISTOR OUTPUT SOLID STATE RELAY, 1000 V ISOLATION-MAX |
| SSA-H0430-Q10657 | T-1 TRIPLE COLOR LED ARRAY, RED/YELLOW/GREEN, 3 mm |
| SSA-H0432SYD | T-1 SINGLE COLOR LED ARRAY, SUPER YELLOW, 3 mm |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC6839 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-BIT MPUS, 8-BIT MCUS, 8-BIT PERIPHERALS |
| MC683K4F | 功能描述:專用陶瓷電容器 USE 581-BT154K683 CAP 400V .068MFD RoHS:否 制造商:Panasonic Electronic Components 電容:470 pF 容差:10 % 電壓額定值:250 VAC 工作溫度范圍:- 25 C to + 125 C 端接類型:SMD/SMT 外殼代碼 - in: 外殼代碼 - mm: |
| MC684 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:INTEGRATED CIRCUITS |
| MC6840 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-BIT MPUS, 8-BIT MCUS, 8-BIT PERIPHERALS |
| MC6840CP | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Programmable Timer Module(PTM) |
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