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參數(shù)資料
| 型號(hào)： | ML674001TC |
| 廠商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 33.333 MHz, RISC MICROCONTROLLER, PQFP144 |
| 封裝： | 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144 |
| 文件頁數(shù)： | 218/440頁 |
| 文件大?。?/td> | 2769K |
| 代理商： | ML674001TC |
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ML674001 Series/ML675001 Series User’s Manual
Chapter 18
UART with FIFO(16byte)
18-16
LSR[3] (bit 3)
A “1” in this bit indicates a framing error.
A framing error indicates that the corresponding character was not followed by a valid stop bit.
This bit goes to “1” when the bit following the last data bit (or parity bit) is “0” (spacing level), not
“1” (stop bit). Reading the UARTLSR register resets this bit to “0.”
For buffered operation, this bit goes to “1” when the character with the framing error reaches the
head of the queue.
LSR[3]
Description
0
No framing error pending
1
Framing error pending
LSR[4] (bit 4)
LSR[4] (bit 4) A “1” in this bit indicates a break interrupt, “0” (spacing level) input for one frame
interval (start bit, data bits, parity bit, and stop bit).
This bit goes to “1” immediately for unbuffered operation.
For buffered operation, the interface first adds a zero byte to the queue.
Later, when that character reaches the head of the queue, the interface sets this bit to “1” and sets the
parity, framing, and overrun error bits (LSR[3:1]) to “0” if the CPU has not already done so by
reading the UARTLSR register.
Reading the UARTLSR register resets this bit to “0.”
LSR[4]
Description
0
No break interrupt pending
1
Break interrupt pending
LSR[1] to LSR[4] transitions to “1” represent sources for receiver line status interrupts, /!/priority/!/
1 interrupts in the interrupt identification register (IIR). Setting IER[2] in the UARTIER register to
“1” enables this interrupt.
LSR[5] (bit 5)
Transmitter holding register empty (THRE). A “1” in this bit indicates that the ACE is ready to read
a new character to transmit.
This bit goes to “1” when the current character moves from the UARTTHR register to the transmitter
shift register. Writing to the UARTTHR register resets this bit to “0.” Reading the UARTLSR
register does not.
For buffered operation, this bit goes to “1” when the transmit queue is empty. Writing a byte to the
transmit queue resets this bit to “0.”
If IER[1] is “1,” enabling THRE interrupts, the transition to “1” produces a THRE interrupt of
priority 3 in the UARTIIR register. If THRE is the source for the interrupt indicated by the UARTIIR
register, reading the UARTIIR register resets this bit to “0.”
LSR[5]
Description
0
UARTTHR contains transmit data
1
UARTTHR ready to accept data
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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