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參數資料
| 型號： | P610ARM-KG |
| 廠商： | Zarlink Semiconductor Inc. |
| 英文描述： | General purpose 32-bit microprocessor |
| 中文描述： | 通用32位微處理器 |
| 文件頁數： | 129/173頁 |
| 文件大?。?/td> | 897K |
| 代理商： | P610ARM-KG |
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Bus interface
ARM610 Data Sheet
10-5
10.8 Memory Access Types
ARM610 performs many different bus accesses, and all are constructed out of
combinations of nonsequential and sequential accesses. There may be any number of
idle cycles between two other memory accesses. If a memory access is followed by
an idle period on the bus (as opposed to another nonsequential access), the address,
and the signal
nRW
and
nBW
, will remain at their previous value in order to avoid
unnecessary bus transitions.
The accesses performed by an ARM610 are:
Unbuffered Write
See
·
10.8.1 Unbuffered Writes / Uncacheable Reads
Buffered Write
See
·
10.8.2 Buffered Write
Linefetch
See
·
10.8.3 Linefetch
Level 1 translation fetch
See
·
10.8.4 Translation Fetches
Level 2 translation fetch
See
·
10.8.4 Translation Fetches
Read-Lock-Write sequence
See
·
10.8.5 Read - Lock - Write
10.8.1 Unbuffered Writes / Uncacheable Reads
These are the most basic access types. Apart from the difference between read and
write, they are the same. Each may consist of a single (LDR/STR) or multiple (LDM/
STM) access. A multiple access consists of a nonsequential access followed by a
sequential access. These cycles always reflect the type of the instruction requesting
the cycle (ie. read/write, byte/word).
10.8.2 Buffered Write
The external bus cycle of a buffered write is identical to and indistinguishable from the
bus cycle of an unbuffered write. These cycles always reflect the type (byte/word) of
the instruction requesting the cycle. If several write accesses are stored concurrently
within the write buffer, each access on the bus will start with a nonsequential access.
10.8.3 Linefetch
This appears on the bus as a nonsequential access followed by three sequential
accesses. Linefetch accesses always start on a quad-word boundary, and are always
word accesses. So if the instruction which caused the linefetch was a byte load
instruction (ie. LDRB), the linefetch access will be a word access on the bus.
相關PDF資料 |
PDF描述 |
|---|---|
| P610ARM-KW | General purpose 32-bit microprocessor |
| P6121-AU120 | Incremental Encoders |
| P6111-AP120 | Incremental Encoders |
| P6111-AP192 | Incremental Encoders |
| P6111-AQ120 | Incremental Encoders |
相關代理商/技術參數 |
參數描述 |
|---|---|
| P610ARM-KW | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:General purpose 32-bit microprocessor |
| P6-10R | 制造商:Panduit Corp 功能描述:PANDUIT |
| P6-10R-E | 功能描述:端子 NON-INSL.RING #6 #10 RoHS:否 制造商:AVX 產品:Junction Box - Wire to Wire 系列:9826 線規(guī):26-18 接線柱/接頭大小: 絕緣: 顏色:Red 型式:Female 觸點電鍍:Tin over Nickel 觸點材料:Beryllium Copper, Phosphor Bronze 端接類型:Crimp |
| P610R-E | 制造商:Panduit Corp 功能描述: |
| P6-10RHT6-E | 制造商:Panduit Corp 功能描述:Ring Terminal 6AWG 30.73mm 11.94mm Nickel 制造商:Panduit Corp 功能描述:RING TERMINAL, HIGH TEMPERATUR 制造商:Panduit Corp 功能描述:RING TERMINAL, HIGH TEMPERATURE, NON-INS - Bag |
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