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參數(shù)資料
| 型號： | PCI4510PDV |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | PC CARD AND INTEGRATED 1394A-2000 OHCI TWO PORT PHY/LINK LAYER CONTROLLER |
| 中文描述： | PC卡和綜合1394A端口- 2000 OHCI的兩個端口物理層/鏈路層控制器 |
| 文件頁數(shù)： | 35/220頁 |
| 文件大?。?/td> | 1356K |
| 代理商： | PCI4510PDV |
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217
Table 210. PCI Interface Control Terminals
TERMINAL
NAME
NUMBER
GHK
I/O
DESCRIPTION
PDV
RGVF
DEVSEL
49
R02
N08
I/O
PCI device select. The PCI4510 device asserts DEVSEL to claim a PCI cycle as the target device.
As a PCI initiator on the bus, the PCI4510 device monitors DEVSEL until a target responds. If no
target responds before timeout occurs, then the PCI4510 device terminates the cycle with an initiator
abort.
FRAME
45
N05
V07
I/O
PCI cycle frame. FRAME is driven by the initiator of a bus cycle. FRAME is asserted to indicate that
a bus transaction is beginning, and data transfers continue while this signal is asserted. When
FRAME is deasserted, the PCI bus transaction is in the final data phase.
GNT
19
J01
T02
I
PCI bus grant. GNT is driven by the PCI bus arbiter to grant the PCI4510 device access to the PCI
bus after the current data transaction has completed. GNT may or may not follow a PCI bus request,
depending on the PCI bus parking algorithm.
IDSEL
33
L05
W05
I
Initialization device select. IDSEL selects the PCI4510 device during configuration space accesses.
IDSEL can be connected to one of the upper 24 PCI address lines on the PCI bus.
IRDY
46
P03
U07
I/O
PCI initiator ready. IRDY indicates the ability of the PCI bus initiator to complete the current data
phase of the transaction. A data phase is completed on a rising edge of PCLK where both IRDY and
TRDY are asserted. Until IRDY and TRDY are both sampled asserted, wait states are inserted.
PERR
51
R03
V08
I/O
PCI parity error indicator. PERR is driven by a PCI device to indicate that calculated parity does not
match PAR when PERR is enabled through bit 6 of the command register (PCI offset 04h, see
Section 4.4).
REQ
20
J02
U01
O
PCI bus request. REQ is asserted by the PCI4510 device to request access to the PCI bus as an
initiator.
SERR
52
T01
U08
O
PCI system error. SERR is an output that is pulsed from the PCI4510 device when enabled through
bit 8 of the command register (PCI offset 04h, see Section 4.4) indicating a system error has
occurred. The PCI4510 device need not be the target of the PCI cycle to assert this signal. When
SERR is enabled in the command register, this signal also pulses, indicating that an address parity
error has occurred on a CardBus interface.
STOP
50
P05
W08
I/O
PCI cycle stop signal. STOP is driven by a PCI target to request the initiator to stop the current PCI
bus transaction. STOP is used for target disconnects and is commonly asserted by target devices
that do not support burst data transfers.
TRDY
48
P06
R08
I/O
PCI target ready. TRDY indicates the ability of the primary bus target to complete the current data
phase of the transaction. A data phase is completed on a rising edge of PCLK when both IRDY and
TRDY are asserted. Until both IRDY and TRDY are asserted, wait states are inserted.
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