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參數(shù)資料
| 型號： | PCI6420 |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Integrated 2-Slot PC Card & Dedicated Flash Media Controller |
| 中文描述： | 集成雙槽 PC 卡專用閃存介質控制器 |
| 文件頁數(shù)： | 143/160頁 |
| 文件大?。?/td> | 818K |
| 代理商： | PCI6420 |
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7
–
9
7.14 Minimum Grant Register
The minimum grant register contains the minimum grant value for the flash media controller core.
Bit
7
6
5
4
3
2
1
0
Name
Minimum grant
Type
RU
RU
RU
RU
RU
RU
RU
RU
Default
0
0
0
0
0
1
1
1
Register:
Offset:
Type:
Default:
Minimum grant
3Eh
Read/Update
07h
Table 7
–
9. Minimum Grant Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
7
–
0
MIN_GNT
RU
Minimum grant. The contents of this field may be used by host BIOS to assign a latency timer register value
to the flash media controller. The default for this register indicates that the flash media controller may need
to sustain burst transfers for nearly 64
μ
s and thus request a large value be programmed in bits 15
–
8 of
the PCI6x20 latency timer and class cache line size register at offset 0Ch in the PCI configuration space
(see Section 7.6).
One or more bits in this register are cleared only by the assertion of GRST.
7.15 Maximum Latency Register
The maximum latency register contains the maximum latency value for the flash media controller core.
Bit
7
6
5
4
3
2
1
0
Name
Maximum latency
Type
RU
RU
RU
RU
RU
RU
RU
RU
Default
0
0
0
0
0
1
0
0
Register:
Offset:
Type:
Default:
Maximum latency
3Eh
Read/Update
04h
Table 7
–
10. Maximum Latency Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
7
–
0
MAX_LAT
RU
Maximum latency. The contents of this field may be used by host BIOS to assign an arbitration priority level
to the flash media controller. The default for this register indicates that the flash media controller may need
to access the PCI bus as often as every 0.25
μ
s; thus, an extremely high priority level is requested. The
contents of this field may also be loaded through the serial EEPROM.
One or more bits in this register are cleared only by the assertion of GRST.
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