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參數(shù)資料
| 型號(hào)： | PEF20321 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | Multichannel Network Interface Controller for HDLC |
| 中文描述： | 多通道網(wǎng)絡(luò)接口控制器的HDLC |
| 文件頁(yè)數(shù)： | 155/366頁(yè) |
| 文件大?。?/td> | 4832K |
| 代理商： | PEF20321 |
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PEB 20321
PEF 20321
Local Bus Interface (LBI)
Data Sheet
155
2001-02-14
The LRDY signal is always synchronized at the input port pin. An asynchronous LRDY
signal that has been activated by an external device may be deactivated in response to
the trailing (rising) edge of the respective command (LRD or LWR).
Combining the LRDY function with predefined waitstates is advantageous in two cases.
Memory components with a fixed access time and peripherals operating with LRDY may
be grouped into the same address window. The (external) wait states control logic in this
case would activate LRDY either upon the memory
’
s chip select or with the peripheral
’
s
LRDY output. After the predefined number of wait states the EBC will check its LRDY
line to determine the end of the bus cycle. For a memory access it will be low already,
for a peripheral access it may be delayed. As memories tend to be faster than
peripherals, there should be no impact on system performance.
When using the LRDY function with
‘
normally-ready
’
peripherals, it may lead to
erroneous bus cycles, if the LRDY line is sampled too early. These peripherals pull their
LRDY output low, while they are idle. When they are accessed, they deactivate LRDY
until the bus cycle is complete, then drive it low again. By inserting predefined wait
states, the first LRDY sample point can be shifted to a time by that the peripheral has
safely controlled the LRDY line (e.g., after 2 wait states in the figure above).
6.2.4
The properties of a bus cycle usage of LRDY, external bus mode and wait states are
controlled by LBI Configuration register LCONF. This allows the use of memory
components or peripherals with different interfaces within the same system, while
optimizing accesses to each of them.
The current interupt signal and bus arbitration status of the EBC is indicated by the LBI
Status Register LSTAT:
LSTAT.HLD indicates the hold mode of the EBC.
LSTAT.INT1 indicates an interrupt on LINT1.
LSTAT.INT2 indicates an interrupt on LINT2.
The reset control of the EBC is handled by the LBI Configuration Register:
LCONF.EBCRES resets the EBC in an initial state (same as hardware reset state).
For normal EBC operation bit LCONF.EBCRES must be set to
‘
1
’
again.
Configuring the External Bus Controller
6.2.5
Upon reset, the LBI is in bus slave mode with control strobes as inputs. The EBC can
then be programmed to be master or slave by software.
When the EBC bus interface is enabled in arbitration master mode, but no external
access is currently executed, the EBC is idle. During this idle state the external interface
behaves in the following way:
The data port LD(15:0) is in high impedance state (floating).
EBC Idle State
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