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參數(shù)資料
| 型號(hào)： | PEF20321 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | Multichannel Network Interface Controller for HDLC |
| 中文描述： | 多通道網(wǎng)絡(luò)接口控制器的HDLC |
| 文件頁數(shù)： | 180/366頁 |
| 文件大?。?/td> | 4832K |
| 代理商： | PEF20321 |
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PEB 20321
PEF 20321
Synchronous Serial Control (SSC) Interface
Data Sheet
180
2001-02-14
generated by the master may already be used to clock in the first data bit. Hence the
slave
’
s first data bit must already be valid at this time.
Note: On the SSC always a transmission
and
a reception takes place at the same time,
regardless whether valid data has been transmitted or received. This is different,
e.g., from asynchronous reception on ASC0.
The initialization of the MCLK pin
on the master requires some attention in order to
avoid undesired clock transitions, which may disturb the other receivers. The state of the
internal alternate output lines is
‘
1
’
as long as the SSC is disabled. This alternate output
signal is ANDed with the respective port line output latch. Enabling the SSC with an idle-
low clock (SSCPO =
‘
0
’
) will drive the alternate data output and (via the AND) the port
pin MCLK immediately low. To avoid this, use the following sequence:
select the clock idle level (SSCPO =
‘
x
’
),
load the port output latch with the desired clock idle level (GPDATA.p =
‘
x
’
),
switch the pin to output (GPDIR.p =
‘
1
’
),
enable the SSC (SSCEN =
‘
1
’
), and
if SSCPO =
‘
0
’
: enable alternate data output (GPDATA.p =
‘
1
’
).
The same mechanism as for selecting a slave for transmission (separate select lines or
special commands) may also be used to promote the role of the master to another device
in the network. In this case the previous master and the future master (previous slave)
will have to toggle their operating mode (SSCMS) and the direction of their port pins (see
description above).
Chip Select Control
There are 4 chip select pins associated with the SSC port: MCS0 to MCS3. The four chip
select lines are automatically activated at the beginning of a transfer and deactivated
again after the transfer has ended. Activation of a chip enable line always begins one
half bit time before the first data bit is output at the MTSR pin, and the deactivation
(except for the continuous transfers) is performed one half bit time after the last bit of the
transfer has been transmitted/received completely.
The chip select lines are selected by the control bits ASEL0 to ASEL3 of the SSC Chip
Select Enable Register SSCCSE (refer to
Chapter 11.2.5
). By setting any of these bits
to 0, the corresponding chip select port will be asserted when transmitting data. All other
bits of the SSCCSE register have to be set to
‘
0
’
.
7.2.2
In a half duplex configuration only one data line is necessary for both receiving
and
transmitting of data. The data exchange line is connected to both pins MTSR and MRST
of each device, the clock line is connected to the MCLK pin.
Half Duplex Operation
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PDF描述 |
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