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參數(shù)資料
| 型號： | PEF20321 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | Multichannel Network Interface Controller for HDLC |
| 中文描述： | 多通道網(wǎng)絡(luò)接口控制器的HDLC |
| 文件頁數(shù)： | 47/366頁 |
| 文件大小： | 4832K |
| 代理商： | PEF20321 |
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PEB 20321
PEF 20321
Serial PCM Core
Data Sheet
47
2001-02-14
2
Serial PCM Core
The Serial PCM core provides up to 32 full-duplex channels. The serial PCM interface
includes a Rx data (RXD) and a Tx data line (TXD) as well as the accompanying control
signals
(RXCLK = Receive
Clock,
RSP = Receive
TXCLK = Transmit Clock, TSP = Transmit Synchronization Pulse). The timings of the
receive and transmit PCM highway are independent of each other, i.e. the frame
positions and clock phases are not correlated. Data is transmitted and received either at
a rate of 2.048 Mbit/s for the CEPT 32-Channel European PCM format (
Figure 8
) or
1.544 Mbit/s or 1.536 Mbit/s for the T1/DS1 24-Channel American PCM format
(
Figure 6
and
Figure 7
). The MUNICH32X may also be connected to a 4.096-Mbit/s
PCM system (
Figure 9
), where it handles either the even- or odd-numbered time slots,
so all 64 time slots can be covered by connecting two MUNICH32Xs to the PCM
highway.
The MUNICH32X also supports three additional PCM highway modes: 3.088 Mbit/s,
6.176 Mbit/s and 8.192 Mbit/s (
Figure 10
).
The actual bit rate of a time slot can be varied from 64 Kbit/s down to 8 Kbit/s for the
receive and transmit direction. A fill mask code specified in the time slot assignment
determines the bit rate and which bits of a time slot should be ignored. Any of these
time slots can be combined to a data channel allowing transmission rates from 8 Kbit/s
up to 2.048 Mbit/s.
The frame alignment is programmable via register MODE1. Receive and transmit data
may be sampled at either rising or falling clock edge, programmable in register MODE2.
Note the MUNICH32X may be configured to be fully compatible to the MUNICH32,
PEB 20320.
The MUNICH32X provides for a programmable bit shift of the transmit and receive
synchronization pulse in the range of -4 to 3 bits.
Figure 6
to
Figure 10
show PCM
frame timings with a bit shift of 0 (MODE1.TBS = 4, MODE1.RBS = 4).
Figure 13
shows
an example for a T1/DS1 transmit PCM frame timing with a bit shift of 0 and with a bit
shift of -3.
The F-bit for the 1.544 MHz T1/DS1 24-channel PCM format is ignored in receive
direction, the corresponding bit is tristate in transmit direction. It is therefore assumed
that this channel is handled by a different device.
For test purposes four different test loops can be switched. In a complete loop all logical
channels are mirrored either from serial data output to input (internal loop) or vice versa
(external loop).
In a channelwise loop one single logical channel is logically mirrored either from serial
data output to input (internal loop) or vice versa (external loop).
For a more detailed description of the different loops see
Section 12.2
.
Synchronization
Pulse,
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PEB20321 | Multichannel Network Interface Controller for HDLC |
| PEB20321 | Multichannel Network Interface Controller for HDLC MUNICH32X |
| PEF20324 | ICs for Communications |
| PEB20324 | ICs for Communications |
| PEF20532 | 2 Channel Serial Optimized Communication Controller |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| PEF2035NV4.1 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF2035NV4.1ACFA | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF2035NV4.1-ACFA | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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