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參數(shù)資料
| 型號(hào)： | PM7366 |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | FRAME ENGINE AND DATA LINK MANAGER |
| 中文描述： | 8 CHANNEL(S), 52M bps, SERIAL COMM CONTROLLER, PBGA256 |
| 封裝： | BGA-256 |
| 文件頁數(shù)： | 271/286頁 |
| 文件大?。?/td> | 2243K |
| 代理商： | PM7366 |
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RELEASED
DATA SHEET
PM7366 FREEDM-8
ISSUE 4
PMC-1970930
FRAME ENGINE AND DATA LINK MANAGER
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA,INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
258
target stops driving the AD[31:0] bus and the initiator stops driving the C/BEB[3:0] bus. This shall
be the turnaround cycle for these signals.
Figure 35 – PCI Fast Back to Back
PCICLK
FRAMEB
AD[31:0]
C/BEB[3:0]
1
2
3
4
5
6
7
8
9
IRDYB
TRDYB
DEVSELB
T
Address
Data
Data
Byte En
Byte Enable
Bus Cmd
T
T
T
T
T
Address
Data
Bus Cmd
14.4 BERT Interface
The timing relationship between the receive link clock and data (RCLK[n] / RD[n]) and the receive
BERT port signals (RBCLK / RBD) is shown in Figure 36. The selected RCLK[n] is placed on
RBCLK after an asynchronous delay. The selected receive link data (RD[n]) is sampled on the
rising edge of the associated RCLK[n] and transferred to RBD on the falling edge of RBCLK.
Figure 36 – Receive BERT Port Timing
RCLK[n]
RD[n]
B1 B2 B3 B4 X B5 X X
X B6 B7 B8 B1 X
RBCLK
RBD
B1 B2 B3
B4
B5
B6 B7 B8
B1
The timing relationship between the transmit link clock and data (TCLK[n] / TD[n]) and the
transmit BERT port signals (TBCLK / TBD) is shown in Figure 37. TCLK[n] is shown to have an
arbitrary gapping. When TCLK[n] is quiescent, TBD is ignored (X in Figure 37). The selected
TCLK[n] is buffered and placed on TBCLK. The transmit BERT data (TBD) is sampled on the
rising edge of the TBCLK and transferred to the selected TD[n] on the falling edge of TCLK[n].
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| PM7366-PI | FRAME ENGINE AND DATA LINK MANAGER |
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| PM7375 | ATM SAR and PHY Processor for PCI Bus |
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參數(shù)描述 |
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| PM7366-BI | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
| PM7366-PI | 制造商:PMC-Sierra 功能描述: |
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