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參數(shù)資料
| 型號： | PM7367 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | 32 link, 32 Channel Data Link Manager with PCI Interface |
| 中文描述： | 32連接，32通道數(shù)據(jù)鏈路管理器與PCI接口 |
| 文件頁數(shù)： | 107/323頁 |
| 文件大?。?/td> | 2429K |
| 代理商： | PM7367 |
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DATA SHEET
PM7367 FREEDM-32P32
ISSUE 2
PMC-1991499
FRAME ENGINE AND DATA LINK MANAGER
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMER’S INTERNAL USE
93
implemented. However, when all four byte enables are negated, no access is
made to this register.
RLGA[0]:
The receive link group #0 active bit (RLGA[0]) monitors for transitions on the
RD[3:0] and RCLK[3:0] inputs. RLGA[0] is set high when each of RD[3:0]
has been sampled low and sampled high by rising edges of the
corresponding RCLK[3:0] inputs, and is set low when this register is read.
RLGA[1]:
The receive link group #1 active bit (RLGA[1]) monitors for transitions on the
RD[7:4] and RCLK[7:4] inputs. RLGA[1] is set high when each of RD[7:4]
has been sampled low and sampled high by rising edges of the
corresponding RCLK[7:4] inputs, and is set low when this register is read.
RLGA[2]:
The receive link group #2 active bit (RLGA[2]) monitors for transitions on the
RD[11:8] and RCLK[11:8] inputs. RLGA[2] is set high when each of RD[11:8]
has been sampled low and sampled high by rising edges of the
corresponding RCLK[11:8] inputs, and is set low when this register is read.
RLGA[3]:
The receive link group #3 active bit (RLGA[3]) monitors for transitions on the
RD[15:12] and RCLK[15:12] inputs. RLGA[3] is set high when each of
RD[15:12] has been sampled low and sampled high by rising edges of the
corresponding RCLK[15:12] inputs, and is set low when this register is read.
RLGA[4]:
The receive link group #4 active bit (RLGA[4]) monitors for transitions on the
RD[19:16] and RCLK[19:16] inputs. RLGA[4] is set high when each of
RD[19:16] has been sampled low and sampled high by rising edges of the
corresponding RCLK[19:16] inputs, and is set low when this register is read.
RLGA[5]:
The receive link group #5 active bit (RLGA[5]) monitors for transitions on the
RD[23:20] and RCLK[23:20] inputs. RLGA[5] is set high when each of
RD[23:20] has been sampled low and sampled high by rising edges of the
corresponding RCLK[23:20] inputs, and is set low when this register is read.
RLGA[6]:
The receive link group #6 active bit (RLGA[6]) monitors for transitions on the
RD[27:24] and RCLK[27:24] inputs. RLGA[6] is set high when each of
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM7375 | ATM SAR and PHY Processor for PCI Bus |
| PM7375-SC | LOCAL ATM SAR & PHYSICAL LAYER |
| PM7380 | FRAME ENGINE AND DATA LINK MANAGER 32P672 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM7367-PI | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
| PM-737 | 制造商:Eclipse Tools 功能描述: |
| PM7375 | 制造商:PMC 制造商全稱:PMC 功能描述:LOCAL ATM SAR & PHYSICAL LAYER |
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