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參數(shù)資料
| 型號： | PM7367 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | 32 link, 32 Channel Data Link Manager with PCI Interface |
| 中文描述： | 32連接，32通道數(shù)據(jù)鏈路管理器與PCI接口 |
| 文件頁數(shù)： | 25/323頁 |
| 文件大?。?/td> | 2429K |
| 代理商： | PM7367 |
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DATA SHEET
PM7367 FREEDM-32P32
ISSUE 2
PMC-1991499
FRAME ENGINE AND DATA LINK MANAGER
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMER’S INTERNAL USE
11
Pin Name
Type
Pin
No.
Function
RBCLK
Tristate
Output
H2
The receive BERT clock signal (RBCLK)
contains the receive bit error rate test clock.
RBCLK is a buffered version of the selected
one of the receive clock signals
(RCLK[31:0]). RBCLK may be tri-stated by
setting the RBEN bit in the FREEDM-32P32
Master BERT Control register low.
TCLK[0]
TCLK[1]
TCLK[2]
TCLK[3]
TCLK[4]
TCLK[5]
TCLK[6]
TCLK[7]
TCLK[8]
TCLK[9]
TCLK[10]
TCLK[11]
TCLK[12]
TCLK[13]
TCLK[14]
TCLK[15]
TCLK[16]
TCLK[17]
TCLK[18]
TCLK[19]
TCLK[20]
TCLK[21]
TCLK[22]
TCLK[23]
TCLK[24]
TCLK[25]
TCLK[26]
TCLK[27]
TCLK[28]
TCLK[29]
TCLK[30]
TCLK[31]
Input
L2
L4
M2
M4
N2
P1
R1
R2
P4
T2
T3
T4
W4
U5
V5
Y5
U7
Y6
W7
V8
Y8
V9
Y9
V10
Y11
V11
Y12
V12
Y13
V13
W14
V14
The transmit line clock signals (TCLK[31:0])
contain the transmit clocks for the 32
independently timed links. Processing of
the transmit links is on a priority basis, in
descending order from TCLK[0] to
TCLK[31]. Therefore, the highest rate link
should be connected to TCLK[0] and the
lowest to TCLK[31]. TD[31:0] is updated on
the falling edge of the corresponding
TCLK[31:0] clock.
For channelised T1 or E1 links, TCLK[n]
must be gapped during the framing bit (for
T1 interfaces) or during time-slot 0 (for E1
interfaces) of the TD[n] stream. The
FREEDM-32P32 uses the gapping
information to determine the time-slot
alignment in the transmit stream.
For unchannelised links, TCLK[n] must be
externally gapped during the bits or time-
slots that are not part of the transmission
format payload (i.e. not part of the HDLC
packet).
TCLK[31:3] is nominally a 50% duty cycle
clock between 0 and 10 MHz. TCLK[2:0] is
nominally a 50% duty cycle clock between 0
and 52 MHz. Typical values for TCLK[31:0]
include 1.544 MHz (for T1 links) and 2.048
MHz (for E1 links).
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM7375 | ATM SAR and PHY Processor for PCI Bus |
| PM7375-SC | LOCAL ATM SAR & PHYSICAL LAYER |
| PM7380 | FRAME ENGINE AND DATA LINK MANAGER 32P672 |
| PM7380-PI | FRAME ENGINE AND DATA LINK MANAGER 32P672 |
| PM7381 | Frame Engine and Data Link Manager |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM7367-PI | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
| PM-737 | 制造商:Eclipse Tools 功能描述: |
| PM7375 | 制造商:PMC 制造商全稱:PMC 功能描述:LOCAL ATM SAR & PHYSICAL LAYER |
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