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參數(shù)資料
| 型號： | PM7367 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | 32 link, 32 Channel Data Link Manager with PCI Interface |
| 中文描述： | 32連接，32通道數(shù)據(jù)鏈路管理器與PCI接口 |
| 文件頁數(shù)： | 268/323頁 |
| 文件大?。?/td> | 2429K |
| 代理商： | PM7367 |
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DATA SHEET
PM7367 FREEDM-32P32
ISSUE 2
PMC-1991499
FRAME ENGINE AND DATA LINK MANAGER
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMER’S INTERNAL USE
254
FBTBEN:
As a master, the GPIC does not generate fast back-to-back cycles to different
devices. This bit is forced low.
The upper 16-bits make up the PCI Status field. The status field tracks the status
of PCI bus related events. Reads to this register behave normally. Writes are
slightly different in that bits can be reset, but not set. A bit is reset whenever the
register is written, and the data in the corresponding bit location is a one.
FBTBE:
The FBTBE bit is hardwired to one to indicate the GPIC supports fast back-
to-back transactions with other targets.
DPR:
The Data Parity Reported (DPR) bit is set high if the GPIC is an initiator and
asserts or detects a parity error on the PERRB signal while the PERREN bit
is set in the Command register. The DPR bit is cleared by the PCI Host.
DVSLT[1:0]:
The Device Select Timing (DEVSLT) bits specify the allowable timings for the
assertion of DEVSELB by the GPIC as a target. These are encoded as 00B
for fast, 01B for medium, 10B for slow and 11B is not used. The GPIC allows
for medium timing.
TABT:
The Target Abort (TABT) bit is set high by the GPIC when as a target, it
terminates a transaction with a target abort. The TABT bit is cleared by the
PCI Host.
RTABT:
The Received Target Abort (RTABT) bit is set high by the GPIC when as an
initiator, its transaction is terminated by a target abort. The RTABT bit is
cleared by the PCI Host.
MABT:
The Master Abort (MABT) bit is set high by the GPIC when as an initiator, its
transaction is terminated by a master abort and a special cycle was not in
progress. The MABT bit is cleared by the PCI Host.
SERR:
The System Error (SERR) bit is set high whenever the GPIC asserts the
SERRB output. The SERR bit is cleared by the PCI Host.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM7375 | ATM SAR and PHY Processor for PCI Bus |
| PM7375-SC | LOCAL ATM SAR & PHYSICAL LAYER |
| PM7380 | FRAME ENGINE AND DATA LINK MANAGER 32P672 |
| PM7380-PI | FRAME ENGINE AND DATA LINK MANAGER 32P672 |
| PM7381 | Frame Engine and Data Link Manager |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM7367-PI | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
| PM-737 | 制造商:Eclipse Tools 功能描述: |
| PM7375 | 制造商:PMC 制造商全稱:PMC 功能描述:LOCAL ATM SAR & PHYSICAL LAYER |
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