- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄19316 > TMX320DM365AZCE (Texas Instruments)IC DIGITAL MEDIA SOC 338-NFBGA PDF資料下載
參數(shù)資料
| 型號： | TMX320DM365AZCE |
| 廠商： | Texas Instruments |
| 文件頁數(shù)： | 168/210頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DIGITAL MEDIA SOC 338-NFBGA |
| 標(biāo)準(zhǔn)包裝： | 160 |
| 系列： | TMS320DM3x, DaVinci™ |
| 類型： | 數(shù)字媒體片內(nèi)系統(tǒng)（DMSoC） |
| 接口： | HPI，I²C，McBSP，MMC，SD，SPI，UART，USB |
| 時(shí)鐘速率： | 300MHz |
| 非易失內(nèi)存： | ROM（16 kB） |
| 芯片上RAM： | 32kB |
| 電壓 - 輸入/輸出： | 1.8V，3.3V |
| 電壓 - 核心： | 1.35V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 338-LFBGA |
| 供應(yīng)商設(shè)備封裝： | 338-NFBGA（13x13） |
| 包裝： | 托盤 |
| 其它名稱： | 296-24397 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁當(dāng)前第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁
SPRS457E
– MARCH 2009 – REVISED JUNE 2011
3.3.6
PLL Controller Clocking Configurations Examples
The DM365 uses two PLLs to generate the two fundamental clocks used on the device. These two clocks
feed two divider blocks which generate all of the functional clocks used by the peripherals and cores in the
DM365. There are some peripheral clocks on the DM365 which are required to operate at a specific
frequency by functional specification or convention. These frequencies are detailed in Table 3-5.
Table 3-5. Specific Peripheral Operating Frequencies
Clock
Required Frequency (MHz)
Reason
VENC (standard definition)
27
required to generate a valid NTSC signal
VENC (high definition)
74.25
required to generate a valid ATSC signal
USB
36, 24, or 19.2
required by the USB peripheral to generate a 48 MHz USB clock
Voice Codec
4.096
required to generate a precise 16 kHz audio sample rate
Table 3-6, Table 3-7, , and Table 3-9 show examples of the PLL combinations that can be supported by
DM365. Please see the TMS320DM36x DMSoC ARM Subsystem Reference Guide (literature number
SPRUFG5) for additional details on special peripherals, clocking considerations, and for additional PLL
controller configuration details.
Note 1: A 300-MHz configuration is possible using different PLL multiplier/divider combinations. However,
an external clock source is required to provide 74.25 MHz for HD display.
Note 2: HD 720p and above display mode resolutions are not supported on ARM 216-MHz clock rate
devices.
Note 3: There are example cases where the voice codec sampling frequency is listed as 15.98 kHz or
16.002 kHz. The difference of 0.125% or 0.0125% versus 16 kHz specification should be acceptable for
the majority of audio applications. If the DM365 voice codec is required to operate at precisely 16 kHz
then the functional clock can be reduced to achieve precisely that sample frequency but the ARM926 and
HDVICP will have to run at a reduced rate resulting in lower video performance.
Table 3-6. 24-MHz Input Crystal Example(1) (2)(3)
PLL1
PLL2
ARM
DDR
MJCP
HDVICP
Voice Codec
(4)
Video Encoder
PLL Output
(2M/(N+1))
PLL Output
(2M/(N+1))
27MHz
74.25MHz
(5)(MHz)
(MHz)
343.58
272/18
409.6
256/15
204.8
171.8
1/100
-
343.58
272/18
432
18/1
216
171.8
-
1/16
-
432
18/1
270
90/8
270
216
1/66 (15.98
1/10
-
kHz)
486
162/8
594
198/8
297
243
1/145 (16.002
1/22
1/8
kHz)
540
360/16
594
396/16
297
270
1/145 (16.002
1/20
1/8
kHz)
(1)
M = PLL controller multiplier. N = PLL controller divider.
(2)
All shaded frequencies derive from the PLL2 controller.
(3)
PLLC1SYSCLK4 (Configuration bus clock, peripheral system interfaces, EDMA) should be half of the PLLC1SYSCLK3 (MJCP and
HDVICP bus interface clock).
(4)
The Voice Codec divider value is the combination of the PLL controller 2 SYSCLK4 and Peripheral Clock Control Register PLLDIV2 bit
setting divider.
(5)
PLL Output is calculated by = Oscillator Input * (2M/(N+1)).
60
Device Configurations
Copyright
2009–2011, Texas Instruments Incorporated
Product Folder Link(s): TMS320DM365
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RAC10-05SB-ST | CONV AC/DC 90-264VAC 5V 2A |
| RMM36DRYH-S13 | CONN EDGECARD 72POS .156 EXTEND |
| VE-242-CW-F3 | CONVERTER MOD DC/DC 15V 100W |
| EMM44DREI | CONN EDGECARD 88POS .156 EYELET |
| ABM30DTBT-S189 | CONN EDGECARD 60POS R/A .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| TMX320DM365BZCE | 功能描述:IC DIGITAL MEDIA SOC 338NFBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:TMS320DM3x, DaVinci™ 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤 |
| TMX320DM365BZCE40 | 制造商:Texas Instruments 功能描述:SOC MICROPROCESSOR 1.42V 338-PIN NFBGA - Trays |
| TMX320DM365ZCE21F | 制造商:TI 制造商全稱:Texas Instruments 功能描述:Digital Media System-on-Chip (DMSoC) |
| TMX320DM365ZCE27F | 制造商:TI 制造商全稱:Texas Instruments 功能描述:Digital Media System-on-Chip (DMSoC) |
| TMX320DM365ZCE30F | 制造商:TI 制造商全稱:Texas Instruments 功能描述:Digital Media System-on-Chip (DMSoC) |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。