參數(shù)資料
型號(hào)： UPD30102S1-54-3C
廠商： NEC Corp.
英文描述： 64/32-bit Microprocessor
中文描述： 64/32微處理器
文件頁(yè)數(shù)： 162/701頁(yè)
文件大?。?/td> 2329K
代理商： UPD30102S1-54-3C
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CHAPTER 6 EXCEPTION PROCESSING
162
6.3.4 Compare Register (11)
The Compare register causes a timer interrupt; it maintains a stable value that does not change on its own.
When the value of the Count register (see 6.3.3) equals the value of the Compare register, the IP(7) bit in the
Cause register is set. This causes an interrupt as soon as the interrupt is enabled.
Writing a value to the Compare register, as a side effect, clears the timer interrupt request.
For diagnostic purposes, the Compare register is a read/write register. Normally, this register should be only
used for a write. Figure 6-4 shows the format of the Compare register.
Figure 6-4. Compare Register Format
32
0
31
Compare
Compare: Value that is compared with the count value of the Count register
6.3.5 Status Register (12)
The Status register is a read/write register that contains the operating mode, interrupt enabling, and the
diagnostic states of the processor. Figure 5-5 shows the format of the Status register. Figure 5-6 shows the details
of the Diagnostic Status (DS) field. All DS field bits other than the TS bit are writable.
Figure 6-5. Status Register Format
29 28 27 26 25 24
16 15
8
7
6
5
4
3
2
1
0
31
0
CU0
0
RE
DS
IM (7:0)
KX SX UX
KSU
ERL
1
2
1
3
9
EXL
IE
8
1
1
1
2
1
1
1
CU0
: Enables/disables the use of the coprocessor (1
o
Enabled, 0
o
Disabled).
CP0 can be used by the kernel at all times.
: Reserved for future use. Write 0 in a write operation. When this bit is read, 0 is read.
: Enables/disables reversing of the endian setting in User mode (0
o
Disabled, 1
o
Enabled). This bit
must be set to 0 since the V
R
4102 supports the little-endian order only.
: Diagnostic Status field (see Figure 6-6).
: Interrupt Mask field used to enable/disable interrupts (0
o
Disabled, 1
o
Enabled). This field consists
of 8 bits that are used to control eight interrupts. The bits are assigned to interrupts as follows:
IM7
: Masks a timer interrupt.
IM(6:2) : Mask ordinary interrupts (Int(4:0)
IM(1:0) : Mask software interrupts or Cause register IP(1:0).
0
RE
DS
IM
Note
). However, Int4
Note
never occur in the V
R
4102.
Note
Int(4:0) are internal signals of the V
R
4100 CPU core. For details about connection to the on-
chip peripheral units, refer to Chapter 14.
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