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參數(shù)資料
| 型號(hào)： | UPD30102S1-54-3C |
| 廠商： | NEC Corp. |
| 英文描述： | 64/32-bit Microprocessor |
| 中文描述： | 64/32微處理器 |
| 文件頁數(shù)： | 89/701頁 |
| 文件大?。?/td> | 2329K |
| 代理商： | UPD30102S1-54-3C |
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CHAPTER 3 CPU INSTRUCTION SET SUMMARY
89
Table 3-9. Shift Instruction (Extended ISA)
Instruction
Format and Description
Doubleword Shift Left
Logical
DSLL rd, rs, sa
The contents of register rt are shifted left by sa bits and zeros are inserted into the emptied lower bits.
The 64-bit result is stored into register rd.
Doubleword Shift
Right Logical
DSRL rd, rs, sa
The contents of register rt are shifted right by sa bits and zeros are inserted into the emptied higher
bits. The 64-bit result is stored into register rd.
Doubleword Shift
Right Arithmetic
DSRA rd, rt, sa
The contents of register rt are shifted right by sa bits and the emptied higher bits are sign extended.
The 64-bit result is stored into register rd.
Doubleword Shift Left
Logical Variable
DSLLV rd, rt, rs
The contents of register rt are shifted left and zeros are inserted into the emptied lower bits. The lower
six bits of register rs specify the shift count. The 64-bit result is stored into register rd.
Doubleword Shift
Right Logical Variable
DSRLV rd, rt, rs
The contents of register rt are shifted right and zeros are inserted into the emptied higher bits. The
lower six bits of register rs specify the shift count. The 64-bit result is stored into register rd.
Doubleword Shift
Right Arithmetic
Variable
DSRAV rd, rt, rs
The contents of register rt are shifted right and the emptied higher bits are sign extended. The lower six
bits of register rs specify the shift count. The 64-bit result is stored into register rd.
Doubleword Shift Left
Logical + 32
DSLL32 rd, rt, sa
The contents of register rt are shifted left by 32 + sa bits and zeros are inserted into the emptied lower
bits. The 64-bit result is stored into register rd.
Doubleword Shift
Right Logical + 32
DSRL32 rd, rt, sa
The contents of register rt are shifted right by 32 + sa bits and zeros are inserted into the emptied
higher bits. The 64-bit result is stored into register rd.
Doubleword Shift
Right Arithmetic + 32
DSRA32 rd, rt, sa
The contents of register rt are shifted right by 32 + sa bits and the emptied higher bits are sign
extended. The 64-bit result is stored into register rd.
op
rs
rt
funct
rd
sa
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD30102S1-66-3C | 64/32-bit Microprocessor |
| UPD30550F2-300-NN1 | VR5500⑩ 64-/32-BIT MICROPROCESSOR |
| UPD30550F2-400-NN1 | VR5500⑩ 64-/32-BIT MICROPROCESSOR |
| UPD4168 | 8,192 x 8-BIT NMOS XRAM |
| UPD4168C-15 | 8,192 x 8-BIT NMOS XRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| UPD30102S1-66-3C | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30111S1-70-3C | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|CMOS|BGA|224PIN|PLASTIC |
| UPD30121 | 制造商:NEC 制造商全稱:NEC 功能描述:VR4121TM 64-/32-BIT MICROPROCESSOR |
| UPD30121F1-131-GA1 | 制造商:NEC 制造商全稱:NEC 功能描述:VR4121TM 64-/32-BIT MICROPROCESSOR |
| UPD30121F1-168-GA1 | 制造商:NEC 制造商全稱:NEC 功能描述:VR4121TM 64-/32-BIT MICROPROCESSOR |
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