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參數(shù)資料
| 型號： | UPD30102S1-54-3C |
| 廠商： | NEC Corp. |
| 英文描述： | 64/32-bit Microprocessor |
| 中文描述： | 64/32微處理器 |
| 文件頁數(shù)： | 190/701頁 |
| 文件大?。?/td> | 2329K |
| 代理商： | UPD30102S1-54-3C |
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CHAPTER 6 EXCEPTION PROCESSING
190
Servicing
The Watch exception is a debugging aid; typically the exception handler transfers control to a debugger, allowing
the user to examine the situation. To continue, once the Watch exception must be disabled to execute the
faulting instruction. The Watch exception must then be reenabled. The faulting instruction can be executed
either by the debugger or by setting breakpoints.
6.4.18 Interrupt Exception
Cause
The Interrupt exception occurs when one of the eight interrupt conditions
requests from internal peripheral units first enter the ICU and are then notified to the CPU core via one of four
interrupt sources (Int [3:0]) or NMI.
Each of the eight interrupts can be masked by clearing the corresponding bit in the IM field of the Status register,
and all of the eight interrupts can be masked at once by clearing the IE bit of the Status register or setting the
EXL/ERL bit.
Note
is asserted. In the V
R
4102, interrupt
Note:
They are 1 timer interrupt, 5 ordinary interrupts, and 2 software interrupts.
Of the five ordinary interrupts, Int4 is never asserted active.
Processing
The common exception vector is used for this exception, and the Int code in the ExcCode field of the Cause
register is set.
The IP field of the Cause register indicates current interrupt requests. It is possible that more than one of the bits
can be simultaneously set (or cleared) if the interrupt request signal is asserted and then deasserted before this
register is read.
The EPC register contains the address of the instruction that caused the exception unless it is in a branch delay
slot, in which case the EPC register contains the address of the preceding branch instruction and the BD bit of the
Cause register is set to 1.
Servicing
If the interrupt is caused by one of the two software-generated exceptions (SW0 or SW1), the interrupt condition
is cleared by setting the corresponding Cause register bit to 0.
If the interrupt is caused by hardware, the interrupt condition is cleared by deactivating the corresponding
interrupt request signal.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD30102S1-66-3C | 64/32-bit Microprocessor |
| UPD30550F2-300-NN1 | VR5500⑩ 64-/32-BIT MICROPROCESSOR |
| UPD30550F2-400-NN1 | VR5500⑩ 64-/32-BIT MICROPROCESSOR |
| UPD4168 | 8,192 x 8-BIT NMOS XRAM |
| UPD4168C-15 | 8,192 x 8-BIT NMOS XRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| UPD30102S1-66-3C | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30111S1-70-3C | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|CMOS|BGA|224PIN|PLASTIC |
| UPD30121 | 制造商:NEC 制造商全稱:NEC 功能描述:VR4121TM 64-/32-BIT MICROPROCESSOR |
| UPD30121F1-131-GA1 | 制造商:NEC 制造商全稱:NEC 功能描述:VR4121TM 64-/32-BIT MICROPROCESSOR |
| UPD30121F1-168-GA1 | 制造商:NEC 制造商全稱:NEC 功能描述:VR4121TM 64-/32-BIT MICROPROCESSOR |
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