參數(shù)資料
型號： UPD703214GFA1-xxx-JBT
廠商： NEC Corp.
英文描述： 32-Bit Single-Chip Microcontrollers
中文描述： 32位單芯片微控制器
文件頁數(shù)： 349/757頁
文件大小： 4410K
代理商： UPD703214GFA1-XXX-JBT
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CHAPTER 7 16-BIT TIMER/EVENT COUNTERS 00 TO 05
User
’
s Manual U15862EJ3V0UD
349
(10) Compare operation
(a) When overwriting CR0n1 register during timer operation in PPG output mode
When overwriting 16-bit timer capture/compare register 0n1 (CR0n1) while the timer is operating, if the
new value is close to and larger than the timer value, match interrupt request generation may not be
performed normally.
(b) When setting CR0n0, CR0n1 to compare mode
When set to the compare mode, the CR0n0 and CR0n1 registers do not perform capture operation even if
a capture trigger is input.
Caution
The value of the CR0n0 register cannot be changed during timer operation. The value of
the CR0n1 register cannot be changed during timer operation other than in the PPG
output mode. To change the CR0n1 register in the PPG output mode, refer to 7.4.2 PPG
output operation.
Remark
n = 0 to 5
(11) Edge detection
(a) When TI0n0 pin or TI0n1 pin is high level immediately following system reset
When the TI0n0 or TI0n1 pin is high level immediately after a system reset, if either the rising edge or
both edges of the TI0n0 pin or TI0n1 pin is specified as the valid edge and 16-bit timer counter 0n (TM0n)
operation is enabled, the immediately following rising edge is detected. Care is therefore required when
pulling up the TI0n0 pin or the TI0n1 pin. However, once the timer is stopped and the operation enabled
again, the rising edge is not detected.
(b) Sampling clock for noise elimination
The sampling clock for noise elimination differs depending on whether the valid edge of TI0n0 is used for
the count clock or as a capture trigger. In the former case, sampling is performed using f
XX
/4, and in the
latter case, sampling is performed using the count clock selected by prescaler mode register 0n (PRM0n).
The first capture operation does not start until the valid edges are sampled and two valid levels are
detected, thus eliminating noise with a short pulse width.
Remarks 1.
f
XX
: Internal system clock frequency
2.
n = 0 to 5
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