- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7234 (Exar Corporation) E3 ATM User Network Interface(E3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7234 |
| 廠商： | Exar Corporation |
| 英文描述： | E3 ATM User Network Interface(E3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | E3展自動柜員機用戶網(wǎng)絡(luò)接口（E3展異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 35/318頁 |
| 文件大?。?/td> | 2088K |
| 代理商： | XRT7234 |
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x r
PRELIMINAZRY
E3 UNI FOR ATM
XRT7234
REV. P1.0.0
41
3.2 Access in the Burst Mode
The UNI device provides the user with the ability to quickly access a series of on-chip registers in consecutive, sequential
address order. This feature is known as “burst mode” operation. A burst access is started by the microprocessor
asserting the ALE_AS pin, like any normal access. However, the subsequent register accesses are completed with-
out asserting the ALE_AS pin. The UNI device will automatically, internally increment the address that is being
accessed, within its address space. The Rdy_Dtck pin is used to lengthen the individual register accesses if needed.
3.3 On-Chip Register Organization
The Microprocessor Interface section, within the UNI device allows the user to do the following.
Configure the UNI into a wide variety of operating modes.
Employ various features of the UNI device
Perform status monitoring
Enable/Disable and service Interrupt Conditions
All of these things are accomplished by reading from or writing to the many on-chip registers, within the UNI device.
Table 4 lists each of these registers and their corresponding address location within the UNI address space.
3.3.1 UNI Register Addressing
The array of on-chip registers consists of a variety of register types. These registers are denoted in Table 4, as follows:
R/O—Read Only Registers
R/W—Read/Write Registers
RUR—Reset upon Read Registers
Sem—Semaphore Bit-field
Additionally some of these registers consists of both R/O and R/W bit-fields. These registers are denoted in Table 4 as
“Combination of R/W and R/O”.
The bit-format and definitions for each of these registers are presented in Section 3.3.2.
Table 4. Register Addressing of the UNI Programmable Registers
Address
Read Mode Register
Write Mode Register
Register Type
00h
UNI Operating Mode Register
UNI Operating Mode Register
R/W
01h
UNI I/O Control Register
UNI I/O Control Register
R/W
02h
Part Number Register
R/O
Version Number Register
R/O
04h
UNI Interrupt Enable Register
UNI Interrupt Enable Register
R/W
05h
UNI Interrupt Status Register
R/O
06h
Test Cell Control and Status Register
Test Cell Control and Status Register
(R/W portion only)
Combination of R/O and R/W
07h
Future Use
Future Use
08h
Test Cell Header Byte 1
Test Cell Header Byte 1
R/W
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