- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7234 (Exar Corporation) E3 ATM User Network Interface(E3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7234 |
| 廠商： | Exar Corporation |
| 英文描述： | E3 ATM User Network Interface(E3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | E3展自動柜員機用戶網(wǎng)絡(luò)接口（E3展異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 52/318頁 |
| 文件大?。?/td> | 2088K |
| 代理商： | XRT7234 |
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XRT7234
E3 UNI FOR ATM
x r
PRELIMINARY
REV. P1.0.0
58
These “Reset-upon-Read” bit fields, along with those of the “Test Cell Error Accumulator—MSB” Register (Address
= 0Ch), contains a 16-bit representation of the number of erred test cells that have been detected by the “Test Cell
Receiver” since the last read of these registers. This register contains the lower-byte value for this 16-bit expression.
Note:
The contents of these registers are valid only if the Test Cell Receiver has acquired “PRBS Lock” with the
payload data of the test cells that it has received.
3.3.2.15—Rx E3 Configuration and Status Register-1
Bit 7–5—RxPLDType[2:0] (Received Payload Type[2:0])
These three “Read-Only” bit-fields contain the “Payload Type” value within the MA byte of the most recently
received E3 frame.
Note:
The “Payload Type Mismatch” interrupt will be generated if the contents of these bit-fields differ from that of
the “Expected Payload Types” in Bits 2 through 0 within this Register.
Bit 4—RxFERF Algo
This “Read/Write” bit-field allows the user to select one of the two RxFERF Declaration Algorithms:
Writing a “0” to this bit-field selects the following “RxFERF Declaration” algorithm:
The Receive E3 Framer declares a “Far End Receive Failure” (FERF) if the “FERF” bit-field, within the MA byte is
set to “1” for 3 consecutive incoming E3 Frames. Likewise, the Receive E3 Framer will negate the “Far End Receive
Failure” condition if the “FERF” bit-field, within the MA byte is set to “0” for 3 consecutive incoming E3 Frames.
Writing a “1” to this bit-field selects the following “RxFERF Declaration” algorithm:
The Receive E3 Framer declares a “Far End Receive Failure” (FERF) if the “FERF” bit-field, within the MA byte is set
to “1” for 5 consecutive E3 Frames. Likewise, the Receive E3 Framer will negate the “Far End Receive Failure” condition
if the “FERF” bit-field, within the MA byte is set to “0” for 5 consecutive incoming E3 Frames.
Bit 3—Rx TMark Algorithm
This “Read/Write” bit-field allows the user to select the number of consecutive incoming E3 frames, that the “Timing
Marker” bit-field (within the MA byte-field) must be of a given logic state, before it is “validated” by the Receive E3
Framer. Once the Receive E3 Framer has “validated” the state of the “Timing Marker” bit-field, then it will write this
logic state into Bit 1 (RxTMark) within the “Rx E3 Configuration & Status Register (Address = 0Fh).
RUR
RUR
RUR
RUR
RUR
RUR
RUR
RUR
0
0
0
0
0
0
0
0
Address = 0Eh, Rx E3 Configuration and Status Register-1
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
RxPLDType[2:0]
RxFERF Algo
RxTMark Algo
RxPLDExp[2:0]
RO
RO
RO
R/W
R/W
R/W
R/W
R/W
0
0
0
1
0
0
0
0
Address = 0Dh, Test Cell Error Accumulator—LSB
相關(guān)PDF資料 |
PDF描述 |
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