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參數(shù)資料
| 型號： | 28230-13 |
| 廠商： | CONEXANT SYSTEMS |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PQFP208 |
| 封裝： | PLASTIC, MQFP-208 |
| 文件頁數(shù)： | 124/237頁 |
| 文件大小： | 3214K |
| 代理商： | 28230-13 |
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8
1.0 Product Description
1.2 Logic Diagram and Pin Descriptions
Bt8230
ATM Segmentation and Reassembly Controller—SAR
N8230DS1F
Table 1-1. Hardware Signal Definitions (1 of 7)
Pin Label
Signal Name
I/O
Definition
Hos
tPCI
In
terf
ac
e
Sig
n
a
ls
HAD[31:0]
Multiplexed
Address/Data Bus
I/O
Used by the PCI host or the Bt8230 to transfer addresses or
data over the PCI bus.
HC/BE[3:0]*
Command/Byte Enable
I/O
Outputs a command (during PCI address phases) or byte
enables (during data phases) for each bus transaction.
HPAR
Address/Data
Command Parity
I/O
Supplies the even parity computed over the HAD[31:0] and
HC/BE[3:0]* lines during valid data phases. It is sampled
(when the Bt8230 is acting as a target) or driven (when the
Bt8230 acts as an initiator) one clock edge after the respective
data phase.
HFRAME*
Framing Signal
I/O
A high-to-low HFRAME* transition indicates that a new trans-
action is beginning (with an address phase). A low-to-high
transition indicates that the next valid data phase will end the
current transaction.
HIRDY*
Transaction Initiator
Ready
I/O
Used by the transaction initiator or bus master (either the
Bt8230 or the PCI host) to indicate ready for data transfer. A
valid data phase ends when both HIRDY* and HTRDY* are
sampled/asserted on the same clock edge.
HTRDY*
Transaction Target
Ready
I/O
Used by the transaction target or bus slave (either the Bt8230
or the PCI bus memory) to indicate that it is ready for a data
transfer. A valid data phase ends when both HIRDY* and
HTRDY* are sampled/asserted on the same clock edge.
HSTOP*
Transaction Termination
I/O
Driven by the current target or slave (either the Bt8230 or the
PCI bus memory) to abort, disconnect, or retry the current
transfer. The HSTOP* line is used by the PCI master in con-
junction with the HTRDY* and HDEVSEL* lines to determine
the type of transaction termination.
HDEVSEL*
Bus Device
Acknowledge
I/O
Driven by a target to indicate to the initiator that the address
placed on the HAD[31:0] lines (together with the command on
the HC/BE[3:0]* lines) has been decoded and accepted as a
valid reference to the target's address space. Once asserted, it
is held by the Bt8230 (when acting as a slave) until HFRAME*
is deasserted; otherwise, it indicates (in conjunction with
HSTOP* and HTRDY*) a target abort.
HIDSEL
Bus Device Slot Select
I
Signals the Bt8230 that it is being selected for a configuration
space access.
HGNT*
Bus Grant
I
Asserted to indicate to the Bt8230 that it has been granted
control of the PCI bus, and may begin driving the address/data
and control lines after the current transaction has ended (indi-
cated by HFRAME*, HIRDY* and HTRDY* all deasserted
simultaneously).
HPERR*
Bus Parity Error
I/O
Asserted by the Bt8230 as a bus slave or asserted by a target
addressed by the Bt8230 when it acts as a bus master to indi-
cate a parity error on the HAD[31:0] and HC/BE[3:0]* lines. It
is asserted when the Bt8230 is a bus slave and sampled when
the Bt8230 is a bus master on the second clock edge after a
valid data phase.
相關PDF資料 |
PDF描述 |
|---|---|
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| 28L0138-70R | 1 FUNCTIONS, FERRITE BEAD |
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| 28Z550 | TELECOM FILTER |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| 282-302 | 制造商:WAGO Innovative Connections 功能描述:END PLATE, RAIL MOUNTED TERMINAL BLOCK; Series:-; Accessory Type:End Plate; For Use With:Rail Mounted Terminal Blocks ;RoHS Compliant: Yes |
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