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參數(shù)資料
| 型號(hào)： | 28230-13 |
| 廠商： | CONEXANT SYSTEMS |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PQFP208 |
| 封裝： | PLASTIC, MQFP-208 |
| 文件頁數(shù)： | 27/237頁 |
| 文件大?。?/td> | 3214K |
| 代理商： | 28230-13 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁當(dāng)前第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁
109
3.0 Functional Description
3.7 PCI Bus Interface
Bt8230
ATM Segmentation and Reassembly Controller—SAR
N8230DS1F
it reaches the value set in the MAX_BUR_LEN field of the PCI configuration
space, the burst is terminated and a new address phase is begun.
It is possible for the addressed slave to request a disconnect or a retry during a
read or a write transfer, using the defined PCI protocol sequence. In this case, the
bus master logic will terminate the current burst, maintain its bus request, and
restart the transfer at the point of termination. Disconnects and retries are not
regarded as errors.
Five possible sources of error are present during any PCI bus master transac-
tion. If any of the following five errors occur, the bus master logic will perma-
nently terminate the transaction, flag an error, and cease to process any more
commands until either the corresponding status flag in the PCI configuration
space has been cleared or the PCI master has been reset.
1
Target Abort—The PCI transaction will terminate if the addressed target
signals a target abort. In this case, the RTA and MERROR bits in the PCI
Configuration Register space will be set and the PCI_BUS_STATUS[4] bit
in the SYS_STAT register will be set.
2
Master Abort—If the addressed target does not respond with an
HDEVSEL* assertion, then a master abort is flagged. In this case, the
RMA and MERROR bits in the PCI Configuration Register space will be
set and the PCI_BUS_STATUS[3] bit in the SYS_STAT register will be
set.
3
Parity Error—If the data parity checked during read transfers is inconsis-
tent with the state of the HPAR signal, then a parity error is signaled. In
this case, the DPR and MERROR bits in the PCI Configuration Register
space will be set and the PCI_BUS_STATUS[2] bit in the SYS_STAT reg-
ister will be set.
4
Interface Disabled—If the driver or application software on the PCI host
CPU has disabled the Bt8230 PCI bus master logic (using the M_EN bit in
the Command field of the PCI bus configuration registers), then any
attempt to perform a DMA transaction to the PCI bus will result in an
error. In this case, the MERROR and INTF_DIS bits in the PCI configura-
tion space will be set and the PCI_BUS_STATUS[1] bit in the SYS_STAT
register will be set.
5
Internal Failure—Upon a synchronization error between the DMA copro-
cessor and the PCI master logic, an internal failure will be flagged. In this
case, the MERROR and INT_FAIL bits in the PCI configuration space will
be set and the PCI_BUS_STATUS[0] bit in the SYS_STAT register will be
set.
As mentioned above, bus protocol errors can be cleared either by a software
reset of the associated status flag or flags; i.e., RTA, RMA or DPR, or with a reset
of the PCI bus master logic using the HRST* input pin. For example, a master
abort error can be cleared by writing a logic one to the RMA status bit in the PCI
Configuration Register space, causing the status bit to be cleared and the master
to resume normal operation. The MERROR bit in the PCI Configuration Register
drives the PCI_BUS_ERROR interrupt. To clear this interrupt, a logic high must
be written to the MERROR bit location. The MERROR bit can also be cleared by
a logic low on the HRST* input pin.
Several fields are provided in the PCI configuration space to aid in recovering
from a PCI master error. The PCI host software can determine that an error
occurred by checking the MERROR bit. It also can determine if the transaction
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