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參數(shù)資料
| 型號： | 28230-13 |
| 廠商： | CONEXANT SYSTEMS |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PQFP208 |
| 封裝： | PLASTIC, MQFP-208 |
| 文件頁數(shù)： | 18/237頁 |
| 文件大?。?/td> | 3214K |
| 代理商： | 28230-13 |
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101
3.0 Functional Description
3.6 ATM Physical Interface
Bt8230
ATM Segmentation and Reassembly Controller—SAR
N8230DS1F
3.6.4 UTOPIA
Mode Cell Handshake Timing
If set to one, the UTOPIA_MODE bit in the CONFIG0 register selects cell-level
handshaking. Received data is latched from the RXD[7:0] and RXPAR lines on
the rising edge of FRCTRL after RXEN* is sampled active (see Figure 3-32). The
8-bit odd parity computed over the RXD[7:0] lines is compared to the RXPAR
input. If in error, the FR_PAR_ERR bit is set in the HOST_ISTAT0/LP_ISTAT0
registers. No data is discarded upon a parity error unless the RSM_PHALT bit in
the RSM_CTRL register is set to a logic high. If so, the reassembly coprocessor
halts upon a parity error. The RXMARK signals to the Bt8230 the start of cell.
The RXFLAG* input is the physical layer FIFO empty signal. When it is active, a
complete cell is not present in the physical receive FIFO. The physical layer
device sets RXFLAG* to inactive when it has a complete cell to transfer. The
Bt8230 sets RXEN* to a logic low if it can accept a complete cell. On the clock
cycle after the last octet of a cell is transferred, the Bt8230 samples the
RXFLAG* input. If a zero, the physical device does not have a cell to transfer. If
RXFLAG* is a one, the physical device has another cell to transfer, and the
Bt8230 immediately begins receiving the next cell if it can accept a complete cell.
The FR_RMODE bit in CONFIG0 should be set to a logical zero in this mode.
Figure 3-31. Transmit Timing in Bt8222 Mode
1TXFLAG* goes active when there is no longer a complete cell available in the transmit FIFO. This signal switches asynchro-
nously to TXEN*.
2TXFLAG* goes inactive when a complete cell is in the transmit FIFO. This signal switches asynchronously to
TXEN*.
3TXD and TXPAR are three-stated when TXEN* is a logic high.
P48
H1
H2
H3
H4
H5
***
P48
H1
TXEN*
TXMARK
TXFLAG*
TXD/TXPAR
12
3
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PDF描述 |
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