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參數(shù)資料
| 型號： | 28230-13 |
| 廠商： | CONEXANT SYSTEMS |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PQFP208 |
| 封裝： | PLASTIC, MQFP-208 |
| 文件頁數(shù)： | 195/237頁 |
| 文件大小： | 3214K |
| 代理商： | 28230-13 |
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47
3.0 Functional Description
3.3 Local Processor Interface
Bt8230
ATM Segmentation and Reassembly Controller—SAR
N8230DS1F
external processor or PHY device. All processor interface signals are synchro-
nous to SYSCLK. In addition, a CLKD3 (CLK2X asymmetrically divided by 3)
output is provided and may be used as the clock for the UTOPIA ATM physical
interface. Alternatively, SYSCLK may be used as the clock source for the UTO-
PIA ATM physical interface if the frequency is 25 MHz or less. In either case, the
clock signal would be looped externally to the FRCTRL input. For example, if
CLK2X is 66 MHz, then CLKD3 is 22 MHz which is suitable for the UTOPIA
interface. If CLK2X is 50 MHz, then SYSCLK is 25 MHz which is suitable for
the UTOPIA interface. The CLK2X frequency required for a given application is
a function of the physical line rate, number of VCCs, active concurrent VCCs,
and the SRAM cycle time.
3.3.7 Real-Time Clock Alarm
A real-time clock counter and alarm registers are built into the Bt8230. This real-
time clock consists simply of a 7-bit prescaler (configured via the DIVIDER field
in the CONFIG0 register) that accepts the SYSCLK input and outputs a constant
(nominally 1 MHz) pulse train, and a 32-bit read/write counter (the Real Time
Clock Register [CLOCK; 0x00]) that counts the number of pulses output by the
prescaler since the system was initialized. When the prescaler is set to generate a
1 MHz pulse train, the CLOCK counter counts in 1
s intervals. An interrupt is
generated when the CLOCK counter overflows; i.e., more than 232 pulses have
occurred since it was cleared to zero. If this happens, the CLOCK counter simply
wraps around to zero and starts counting over. The control processor or host soft-
ware is responsible for noting the overflow.
One simple real-time alarm is implemented in the Bt8230. This consists of the
Alarm Register 1 [ALARM1; 0x04] which is continuously compared to the Clock
Register [CLOCK; 0x00]. When a match is detected, the corresponding interrupt
is generated to the local processor. The local processor may then respond to this
interrupt and reload a new value into the ALARM1 register.
3.3.8 Bt8230 Reset
The Bt8230 must be reset by the host processor prior to system initialization for
proper operation. This can be done in one of two ways: by asserting the external
HRST* pin (which is normally connected to the system power-up reset circuitry),
or by setting the GLOBAL_RESET [bit 30] in the Configuration Register 0
[CONFIG0; 0x14]. The HRST* pin must be deasserted and GLOBAL_RESET
must be cleared before beginning the Bt8230 initialization process.
Asserting the HRST* input pin automatically causes the local processor reset
pin to be driven active, resetting the local processor. The reset to the local proces-
sor will stay active until LP_ENABLE [bit 31] in the CONFIG0 register is set to a
logic high. When using the GLOBAL_RESET bit, the processor must manually
set or clear the appropriate bits in the CONFIG0 register. The segmentation and
reassembly coprocessors should be disabled when reset occurs. Do not enable
these coprocessors until control structures are initialized.
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