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參數(shù)資料
| 型號： | 82801DB |
| 廠商： | Intel Corp. |
| 英文描述： | Intel 82801DB I/O Controller Hub 4 (ICH4) |
| 中文描述： | 英特爾82801DB I / O控制器集線器4（ICH4） |
| 文件頁數(shù)： | 122/462頁 |
| 文件大?。?/td> | 3450K |
| 代理商： | 82801DB |
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Functional Description
5-66
Intel
82801BA ICH2 Datasheet
5.11.1.5
STPCLK# and CPUSLP# Signals
The ICH2 power management logic controls these active-low signals. Refer to
Section 5.12
for
more information on the functionality of these signals.
5.11.1.6
CPUPWRGOOD Signal
This signal is connected to the processor’s PWRGOOD input. This is an open-drain output signal
(external pull-up resistor required) that represents a logical AND of the ICH2’s PWROK and
VRMPWRGD signals.
5.11.2
Dual Processor Issues
5.11.2.1
Signal Differences
In dual-processor designs, some of the processor signals are unused or used differently than for
uniprocessor designs.
5.11.2.2
Power Management
Attempting clock control with more than one processor is not feasible, because the host controller
does not provide any indication as to which processor is executing a particular Stop-Grant cycle.
Without this information, there is no way for the ICH2 to know when it is safe to deassert
STPCLK#.
Because the S1 state has the STPCLK# signal active, the STPCLK# signal can be connected to
both processors. However, for ACPI implementations, the ICH2 does not support the C2 state for
both processors, since there are not two processor control blocks. BIOS must indicate that the
ICH2 only supports the C1 state for dual-processor designs. However, the THRM# signal can be
used for overheat conditions to activate thermal throttling.
When entering S1, the ICH2 asserts STPCLK# to both processors. To meet the processor
specifications, the CPUSLP# signal has to be delayed until the 2
nd
Stop-Grant cycle occurs. To
ensure this, the ICH2 waits a minimum or 60 PCI clocks after receipt of the first Stop-Grant cycle
before asserting CPUSLP# (if the SLP_EN bit is set to 1).
Both processors must immediately respond to the STPCLK# assertion with stop grant
acknowledge cycles before the ICH2 asserts CPUSLP# to meet the processor setup time for
CPUSLP#. Meeting the processor setup time for CPUSLP# is not an issue if both processors are
idle when the system is entering S1. If it cannot be guaranteed that both processors will be idle, the
SLP_EN bit must not be enabled. Note that setting SLP_EN to 1 is not required to support S1 in a
dual-processor configuration.
In going to the S3, S4, or S5 states, the system will appear to pass through the S1 state and thus,
STPCLK# and SLP# are also used. During the S3, S4, and S5 states, both processors will lose
power. Upon exit from those states, the processors will have their power restored.
Table 5-34. DP Signal Differences
Signal
Difference
A20M# / A20GATE
Generally not used, but still supported by ICH2.
STPCLK#
Used for S1 State as well as preparation for entry to S3–S5
Also allows for THERM# based throttling (not via ACPI control methods).
Should be connected to both processors.
FERR# / IGNNE#
Generally not used, but still supported by ICH2.
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PDF描述 |
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