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參數(shù)資料
| 型號： | 82801DB |
| 廠商： | Intel Corp. |
| 英文描述： | Intel 82801DB I/O Controller Hub 4 (ICH4) |
| 中文描述： | 英特爾82801DB I / O控制器集線器4（ICH4） |
| 文件頁數(shù)： | 53/462頁 |
| 文件大?。?/td> | 3450K |
| 代理商： | 82801DB |
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Intel
82801BA ICH2 Datasheet
3-5
ICH2 Power Planes and Pin States
NOTES:
1. ICH2 sets these signals at reset for processor frequency strap.
2. GPIO[18] will toggle at a frequency of approximately 1 Hz when the ICH2 comes out of reset
3. CPUPWRGD is an open-drain output that represents a logical AND of the ICH2’s VRMPWRGD and PWROK
signals, and thus will be driven low by ICH2 when either VRMPWRGD or PWROK are inactive. During boot
or during a hard reset with power cycling, CPUPWRGD will be expected to transition from low to High-Z.
3.5
Power Planes for Input Signals
Table 3-5
shows the power plane associated with each input signal, as well as what device drives
the signal at various times. Valid states include:
High
Low
Static: Will be high or low, but will not change
Driven: Will be high or low, and is allowed to change
Running: For input clocks
GPIO[23]
Main I/O
Low
Low
Defined
Off
Off
GPIO[24]
Resume I/O
Low
Low
Defined
Defined
Defined
GPIO[25]
Resume I/O
High
High
Defined
Defined
Defined
GPIO[27:28]
Resume I/O
High-Z
High-Z
Defined
Defined
Defined
Table 3-4. Power Plane and States for Output and I/O Signals (Continued)
Signal Name
Power Plane
During
PCIRST#
Immediately
after
PCIRST#
S1
S3
S4/S5
Table 3-5. Power Plane for Input Signals
Signal Name
Power Well
Driver During Reset
S1
S3
S5
A20GATE
Main I/O
External Microcontroller
Static
Low
Low
AC_BIT_CLK
Main I/O
AC’97 Codec
Low
Low
Low
AC_SDIN[1:0]
Resume I/O
AC’97 Codec
Low
Low
Low
APICCLK
Main I/O
Clock Generator
Running
Low
Low
CLK14
Main I/O
Clock Generator
Running
Low
Low
CLK48
Main I/O
Clock Generator
Running
Low
Low
CLK66
Main Logic
Clock Generator
Running
Low
Low
EE_DIN
Resume I/O
EEPROM component
Driven
Driven
Driven
FERR#
Main I/O
Processor
Static
Low
Low
INTRUDER#
RTC
External Switch
Driven
Driven
Driven
IRQ[15:14]
Main I/O
IDE
Static
Low
Low
LAN_CLK
Resume I/O
LAN Connect component
Driven
Driven
Driven
LAN_RXD[2:0]
Resume I/O
LAN Connect component
Driven
Driven
Driven
LDRQ[0]#
Main I/O
LPC Devices
High
Low
Low
LDRQ[1]#
Main I/O
LPC Devices
High
Low
Low
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 82801AA | 82801AB (ICH0) I/O Controller Hub |
| 82801AB | 82801AB (ICH0) I/O Controller Hub |
| 82803AAMRH-R | Controller Miscellaneous - Datasheet Reference |
| 82804AA | Interface IC |
| 82805AA | Interface IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 82801E | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801E Communications I/O Controller Hub (C-ICH) |
| 82801FB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family |
| 82801FBM | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family |
| 82801FR | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family |
| 82801GBICH7 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 7 |
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