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參數(shù)資料
| 型號： | 82801DB |
| 廠商： | Intel Corp. |
| 英文描述： | Intel 82801DB I/O Controller Hub 4 (ICH4) |
| 中文描述： | 英特爾82801DB I / O控制器集線器4（ICH4） |
| 文件頁數(shù)： | 76/462頁 |
| 文件大?。?/td> | 3450K |
| 代理商： | 82801DB |
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Functional Description
5-20
Intel
82801BA ICH2 Datasheet
5.3.1.1
LPC Cycle Types
The ICH2 implements all of the cycle types described in the LPC I/F 1.0 specification.
Table 5-4
shows the cycle types supported by the ICH2.
NOTES:
1. For memory cycles below 16 MB which do not target enabled FWH ranges, the ICH2will perform standard
LPC memory cycles. It will only attempt 8-bit transfers. If the cycle appears on PCI as a 16-bit transfer, it will
appear as two consecutive 8-bit transfers on LPC. Likewise, if the cycle appears as a 32-bit transfer on PCI,
it will appear as four consecutive 8-bit transfers on LPC. If the cycle is not claimed by any peripheral, it will be
subsequently aborted, and the ICH2 will return a value of all 1s to the processor. This is done to maintain
compatibility with ISA memory cycles where pull-up resistors would keep the bus high if no device responds.
2. Bus Master Read or Write cycles must be naturally aligned. For example, a 1-byte transfer can be to any
address. However, the 2-byte transfer must be word aligned (i.e. with an address where A0=0). A DWord
transfer must be DWord aligned (i.e., with an address where A1and A0 are both 0)
5.3.1.2
Start Field Definition
NOTE:
All other encodings are Reserved.
Table 5-4. LPC Cycle Types Supported
Cycle Type
Comment
Memory Read
Single: 1 byte only
Memory Write
Single: 1 byte only
I/O Read
1 byte only. ICH2 breaks up 16 and 32-bit processor cycles into multiple 8-bit
transfers. See Note 1 below.
I/O Write
1 byte only. ICH2 breaks up 16 and 32-bit processor cycles into multiple 8-bit
transfers. See Note 1 below.
DMA Read
Can be 1 or 2 bytes
DMA Write
Can be 1 or 2 bytes
Bus Master Read
Can be 1, 2, or 4 bytes. (See Note 2 below)
Bus Master Write
Can be 1, 2, or 4 bytes. (See Note 2 below)
Table 5-5. Start Field Bit Definitions
Bits[3:0]
Encoding
Definition
0000
Start of cycle for a generic target.
0010
Grant for bus master 0.
0011
Grant for bus master 1.
1111
Stop/Abort: End of a cycle for a target.
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相關PDF資料 |
PDF描述 |
|---|---|
| 82801AA | 82801AB (ICH0) I/O Controller Hub |
| 82801AB | 82801AB (ICH0) I/O Controller Hub |
| 82803AAMRH-R | Controller Miscellaneous - Datasheet Reference |
| 82804AA | Interface IC |
| 82805AA | Interface IC |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| 82801E | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801E Communications I/O Controller Hub (C-ICH) |
| 82801FB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family |
| 82801FBM | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family |
| 82801FR | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family |
| 82801GBICH7 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 7 |
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