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參數(shù)資料
| 型號(hào)： | 82801DB |
| 廠商： | Intel Corp. |
| 英文描述： | Intel 82801DB I/O Controller Hub 4 (ICH4) |
| 中文描述： | 英特爾82801DB I / O控制器集線器4（ICH4） |
| 文件頁數(shù)： | 63/462頁 |
| 文件大?。?/td> | 3450K |
| 代理商： | 82801DB |
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Intel
82801BA ICH2 Datasheet
5-7
Functional Description
the PCI configuration format which allows all accesses to the LAN Controller to be automatically
mapped into free memory and I/O space upon initialization of a PCI system. For processing of
transmit and receive frames, the integrated LAN Controller operates as a master on the PCI bus,
initiating zero wait state transfers for accessing these data parameters.
The LAN Controller Control/Status Register Block is part of the PCI target element. The Control/
Status Register block consists of the following LAN Controller internal control registers: System
Control Block (SCB), PORT, EEPROM Control and Management Data Interface (MDI) Control.
The micromachine is an embedded processing unit contained in the LAN Controller that enables
Adaptive Technology. The micromachine accesses the LAN Controller’s microcode ROM,
working its way through the opcodes (or instructions) contained in the ROM to perform its
functions. Parameters accessed from memory (e.g., pointers to data buffers) are also used by the
micromachine during the processing of transmit or receive frames by the LAN Controller. A
typical micromachine function is to transfer a data buffer pointer field to the LAN Controller’s
DMA unit for direct access to the data buffer. The micromachine is divided into two units, Receive
Unit and Command Unit that includes transmit functions. These two units operate independently
and concurrently. Control is switched between the two units according to the microcode instruction
flow. The independence of the Receive and Command units in the micromachine allows the LAN
Controller to execute commands and receive incoming frames simultaneously, with no real-time
processor intervention.
The LAN Controller contains an interface to an external serial EEPROM. The EEPROM is used to
store relevant information for a LAN connection such as node address, as well as board
manufacturing and configuration information. Both read and write accesses to the EEPROM are
supported by the LAN Controller. Information on the EEPROM interface is detailed in
Section 5.2.3
.
FIFO Subsystem Overview
The ICH2 LAN Controller FIFO subsystem consists of a 3 KB transmit FIFO and 3 KB receive
FIFO. Each FIFO is unidirectional and independent of the other. The FIFO subsystem serves as the
interface between the LAN Controller parallel side and the serial CSMA/CD unit. It provides a
temporary buffer storage area for frames as they are either being received or transmitted by the
LAN Controller, which improves performance:
Transmit frames can be queued within the transmit FIFO, allowing back-to-back transmission
within the minimum Interframe Spacing (IFS).
The storage area in the FIFO allows the LAN Controller to withstand long PCI bus latencies
without losing incoming data or corrupting outgoing data.
The ICH2 LAN Controller’s transmit FIFO threshold allows the transmit start threshold to be
tuned to eliminate underruns while concurrent transmits are being performed.
The FIFO subsection allows extended PCI zero wait state burst accesses to or from the LAN
Controller for both transmit and receive frames since the transfer is to the FIFO storage area
rather than directly to the serial link.
Transmissions resulting in errors (collision detection or data underrun) are retransmitted
directly from the LAN Controller’s FIFO, increasing performance and eliminating the need to
re-access this data from the host system.
Incoming runt receive frames (in other words, frames that are less than the legal minimum
frame size) can be discarded automatically by the LAN Controller without transferring this
faulty data to the host system.
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PDF描述 |
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參數(shù)描述 |
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