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參數(shù)資料
| 型號(hào)： | AD9895KBCZ |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 30/58頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC CCD SIGNAL PROC/GEN 64-CSPBGA |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | CCD 信號(hào)處理器，12 位 |
| 輸入類型： | 邏輯 |
| 輸出類型： | 邏輯 |
| 接口： | 3 線串口 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-VFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 64-CSPBGA（9x9） |
| 包裝： | 托盤 |
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REV. A
–36–
AD9891/AD9895
Table XVI. Power-Down Mode Operation
I/O Block
OUT_CONT== LOW
1
Power-Down 1
1
Power-Down 2
1, 2
Power-Down 3
1, 3, 4
AFE
ON
OFF
Timing Core
ON
OFF
CLO
Oscillator
ON
OFF
V1
LOW
V2
LOW
V3
HIGH
LOW
V4
HIGH
LOW
VSG1
HIGH
LOW
VSG2
HIGH
LOW
VSG3
HIGH
LOW
VSG4
HIGH
LOW
VSG5
HIGH
LOW
VSG6
HIGH
LOW
VSG7
HIGH
LOW
VSG8
HIGH
LOW
SUBCK
HIGH
LOW
VSUB
LOW
MSHUT
LOW
STROBE
LOW
H1
LOW
LOW (3.5 mA)
Hi-Z
H2
HIGH
HIGH (3.5 mA)
Hi-Z
H3
LOW
LOW (3.5 mA)
Hi-Z
H4
HIGH
HIGH (3.5 mA)
Hi-Z
RG
LOW
LOW (3.5 mA)
Hi-Z
LD/FD
LOW
CLPOB/
HIGH
LOW
PBLK
VD
vdhdpol
running
vdhdpol
LOW
HD
vdhdpol
running
vdhdpol
LOW
DCLK
LOW
running
LOW
CLO
running
HIGH
DOUT
LOW
NOTES
1First column represents the defaults when OUT_CONT==LO (OUT_CONT takes precedence). Power-Down 1, 2, and 3 are direct decodes of the OPRMODE
Register Bits [1:0]. These polarities assume OUT_CONT==HI.
2Power-Down 2 will set H[1,2,3,4]DRV and RGDRV to 3’h1 (3.5 mA). Power-Down 3 will three-state the H and RG clocks (set H[1,2,3,4]DRV and RGDRV to 3’h0).
3Both the Timing Core and the CLO Oscillator will be powered down in Power-Down 3.
4To exit Power-Down 3, first write a 2’b00 to OPRMODE[1:0] (will wake up the oscillator and the timing core), then reset the timing core after ~500
s to guarantee lock.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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