參數(shù)資料
型號(hào)： AD9895KBCZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 41/58頁(yè)
文件大?。?/td> 0K
描述： IC CCD SIGNAL PROC/GEN 64-CSPBGA
標(biāo)準(zhǔn)包裝： 1
類型： CCD 信號(hào)處理器，12 位
輸入類型： 邏輯
輸出類型： 邏輯
接口： 3 線串口
安裝類型： 表面貼裝
封裝/外殼： 64-VFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 64-CSPBGA（9x9）
包裝： 托盤(pán)
REV. A
–46–
AD9891/AD9895
Table XXV. PBLK Register Map
Bit
Default
Address
Content
Width
Value
Register Name
Register Description
0BD
[0]
1
00
PBLKSPOL0
Sequence #0: Start Polarity for PBLK
0BE
[5:0]
6
10
PBLKTOG1_0[5:0]
Sequence #0: Toggle Position 1 for PBLK
0BF
[5:0]
6
03
PBLKTOG1_0[11:6]
0C0
[5:0]
6
3F
PBLKBTOG2_0[5:0]
Sequence #0: Toggle Position 2 for PBLK
0C1
[5:0]
6
3F
PBLKBTOG2_0[11:6]
0C2
[0]
1
00
PBLKSPOL1
Sequence #1: Start Polarity for PBLK
0C3
[5:0]
6
3F
PBLKTOG1_1[5:0]
Sequence #1: Toggle Position 1 for PBLK
0C4
[5:0]
6
3F
PBLKTOG1_1[11:6]
0C5
[5:0]
6
3F
PBLKTOG2_1[5:0]
Sequence #1: Toggle Position 2 for PBLK
0C6
[5:0]
6
3F
PBLKTOG2_1[11:6]
0C7
[0]
1
00
PBLKSPOL2
Sequence #2: Start Polarity for PBLK
0C8
[5:0]
6
3F
PBLKTOG1_2[5:0]
Sequence #2: Toggle Position 1 for PBLK
0C9
[5:0]
6
3F
PBLKTOG1_2[11:6]
0CA
[5:0]
6
3F
PBLKTOG2_2[5:0]
Sequence #2: Toggle Position 2 for PBLK
0CB
[5:0]
6
3F
PBLKTOG2_2[11:6]
0CC
[0]
1
00
PBLKSPOL3
Sequence #3: Start Polarity for PBLK
0CD
[5:0]
6
3F
PBLKTOG1_3[5:0]
Sequence #3: Toggle Position 1 for PBLK
0CE
[5:0]
6
3F
PBLKTOG1_3[11:6]
0CF
[5:0]
6
3F
PBLKTOG2_3[5:0]
Sequence #3: Toggle Position 2 for PBLK
0D0
[5:0]
6
3F
PBLKTOG2_3[11:6]
000
PBLKSCP0
PBLK Sequence-Change Position #0
(Hard-Coded to 0)
0D1
[1:0]
2
00
PBLKSPTR0
PBLK Sequence Pointer for Region #0
0D2
[5:0]
6
3F
PBLKSCP1[5:0]
PBLK Sequence-Change Position #1
0D3
[5:0]
6
3F
PBLKSCP1[11:6]
0D4
[1:0]
2
00
PBLKSPTR1
PBLK Sequence Pointer for Region #1
0D5
[5:0]
6
3F
PBLKSCP2[5:0]
PBLK Sequence-Change Position #2
0D6
[5:0]
6
3F
PBLKSCP2[11:6]
0D7
[1:0]
2
00
PBLKSPTR2
PBLK Sequence Pointer for Region #2
0D8
[5:0]
6
3F
PBLKSCP3[5:0]
PBLK Sequence-Change Position #3
0D9
[5:0]
6
3F
PBLKSCP3[11:6]
0DA
[1:0]
2
00
PBLKSPTR3
PBLK Sequence Pointer for Region #3
Table XXVI. H1–H4, RG, SHP, SHD Register Map
Bit
Default
Address
Content
Width
Value
Register Name
Register Description
0DB
[0]
1
01
H12POL
H1/H2 Polarity Control (0 = Inversion,
1= No Inversion)
0DC
[5:0]
6
00
H1POSLOC
H1 Positive Edge Location
0DD
[5:0]
6
20
H1NEGLOC
H1 Negative Edge Location
0DE
[0]
1
01
H34POL
H3/H4 Polarity Control (0 = Inversion,
1= No Inversion)
0DF
[5:0]
6
00
H3POSLOC
H3 Positive Edge Location
0E0
[5:0]
6
20
H3NEGLOC
H3 Negative Edge Location
0E1
[2:0]
3
03
H1DRV
H1 Drive Strength (0 = Off, 1 = 3.5 mA,
2= 7 mA, 3 = 10.5 mA, 4 = 14 mA,
5= 17.5 mA, 6 = 21 mA, 7 = 24.5 mA)
0E2
[2:0]
3
03
H2DRV
H2 Drive Strength
0E3
[2:0]
3
03
H3DRV
H3 Drive Strength
0E4
[2:0]
3
03
H4DRV
H4 Drive Strength
0E5
[0]
1
01
RGPOL
RG Polarity Control (0 = Inversion,
1= No Inversion)
0E6
[5:0]
6
00
RGPOSLOC
RG Positive Edge Location
OE7
[5:0]
6
10
RGNEGLOC
RG Negative Edge Location
0E8
[2:0]
3
02
RGDRV
RG Drive Strength (0 = Off, 1 = 3.5 mA,
2= 7 mA, 3 = 10.5 mA, 4 = 14 mA,
5= 17.5 mA, 6 = 21 mA, 7 = 24.5 mA)
0E9
[5:0]
6
24
SHPPOSLOC
SHP (Positive) Edge Sampling Location
0EA
[5:0]
6
00
SHDPOSLOC
SHD (Positive) Edge Sampling Location
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PDF描述
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