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參數(shù)資料
| 型號： | ADSP-21369KSWZ-5A |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 19/64頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 32BIT 366MHZ 208LQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | DAI，DPI |
| 時(shí)鐘速率： | 366MHz |
| 非易失內(nèi)存： | ROM（768 kB） |
| 芯片上RAM： | 256kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 208-LQFP-EP（28x28） |
| 包裝： | 托盤 |
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Rev. F
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|
October 2013
Precision Clock Generator (Direct Pin Routing)
This timing is only valid when the SRU is configured such that
the precision clock generator (PCG) takes its inputs directly
from the DAI pins (via pin buffers) and sends its outputs
directly to the DAI pins. For the other cases, where the PCG’s
inputs and outputs are not directly routed to/from DAI pins (via
pin buffers) there is no timing data available. All timing param-
eters and switching characteristics apply to external DAI pins
(DAI_P01–20).
Table 20. Precision Clock Generator (Direct Pin Routing)
Parameter
Min
Max
Unit
Timing Requirements
t
PCGIP
Input Clock Period
t
PCLK × 4
ns
t
STRIG
PCG Trigger Setup Before Falling
Edge of PCG Input Clock
4.5
ns
t
HTRIG
PCG Trigger Hold After Falling
Edge of PCG Input Clock
3ns
Switching Characteristics
t
DPCGIO
PCG Output Clock and Frame Sync Active Edge
Delay After PCG Input Clock
2.5
10
ns
t
DTRIGCLK
PCG Output Clock Delay After PCG Trigger
2.5 + (2.5 × t
PCGIP)
10 + (2.5 × t
PCGIP)ns
t
DTRIGFS
PCG Frame Sync Delay After PCG Trigger
2.5 + ((2.5 + D – PH) × t
PCGIP)
10 + ((2.5 + D – PH) × t
PCGIP)ns
t
PCGOW
1
Output Clock Period
2 × t
PCGIP – 1
ns
D = FSxDIV, and PH = FSxPHASE. For more information, see the processor hardware reference, “Precision Clock Generators” chapter.
1 In normal mode.
Figure 15. Precision Clock Generator (Direct Pin Routing)
DAI_Pn
DPI_Pn
PCG_TRIGx_I
DAI_Pm
DPI_Pm
PCG_EXTx_I
(CLKIN)
DAI_Py
DPI_Py
PCG_CLKx_O
DAI_Pz
DPI_Pz
PCG_FSx_O
tDTRIGFS
tDTRIGCLK
tDPCGIO
tSTRIG
tHTRIG
tPCGOW
tDPCGIO
tPCGIP
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