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參數(shù)資料
| 型號： | ADSP-21369KSWZ-5A |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 30/64頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 32BIT 366MHZ 208LQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | DAI，DPI |
| 時鐘速率： | 366MHz |
| 非易失內(nèi)存： | ROM（768 kB） |
| 芯片上RAM： | 256kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 208-LQFP-EP（28x28） |
| 包裝： | 托盤 |
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Rev. F
|
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|
October 2013
Table 29. Serial Ports—Internal Clock
Parameter
Min
Max
Unit
Timing Requirements
t
SFSI
1
FS Setup Before SCLK
(Externally Generated FS in Either Transmit or Receive Mode)
7ns
t
HFSI
1
FS Hold After SCLK
(Externally Generated FS in Either Transmit or Receive Mode)
2.5
ns
t
SDRI
1
Receive Data Setup Before SCLK
7
ns
t
HDRI
1
Receive Data Hold After SCLK
2.5
ns
Switching Characteristics
t
DFSI
2
FS Delay After SCLK (Internally Generated FS in Transmit Mode)
4
ns
t
HOFSI
2
FS Hold After SCLK (Internally Generated FS in Transmit Mode)
–1.0
ns
t
DFSIR
2
FS Delay After SCLK (Internally Generated FS in Receive Mode)
9.75
ns
t
HOFSIR
2
FS Hold After SCLK (Internally Generated FS in Receive Mode)
–1.0
ns
t
DDTI
2
Transmit Data Delay After SCLK
3.25
ns
t
HDTI
2
Transmit Data Hold After SCLK
–1.0
ns
t
SCLKIW
3
Transmit or Receive SCLK Width
2 × t
PCLK – 1.5
2 × t
PCLK + 1.5
ns
1 Referenced to the sample edge.
2 Referenced to drive edge.
3 Minimum SPORT divisor register value.
Table 30. Serial Ports—Enable and Three-State
Parameter
Min
Max
Unit
Switching Characteristics
t
DDTEN
1
Data Enable from External Transmit SCLK
2
ns
t
DDTTE
1
Data Disable from External Transmit SCLK
10
ns
t
DDTIN
1
Data Enable from Internal Transmit SCLK
–1
ns
1 Referenced to drive edge.
Table 31. Serial Ports—External Late Frame Sync
Parameter
Min
Max
Unit
Switching Characteristics
t
DDTLFSE
1
Data Delay from Late External Transmit FS or External Receive
FS with MCE = 1, MFD = 0
7.75
ns
t
DDTENFS
1
Data Enable for MCE = 1, MFD = 0
0.5
ns
1 The t
DDTLFSE and tDDTENFS parameters apply to left-justified sample pair as well as DSP serial mode, and MCE = 1, MFD = 0.
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