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參數(shù)資料
| 型號： | ADSP-21369KSWZ-5A |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 21/64頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 32BIT 366MHZ 208LQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | DAI，DPI |
| 時鐘速率： | 366MHz |
| 非易失內(nèi)存： | ROM（768 kB） |
| 芯片上RAM： | 256kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 208-LQFP-EP（28x28） |
| 包裝： | 托盤 |
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Rev. F
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|
October 2013
SDRAM Interface Timing (166 MHz SDCLK)
The 166 MHz access speed is for a single processor. When mul-
tiple ADSP-21368 processors are connected in a shared memory
system, the access speed is 100 MHz.
Table 22. SDRAM Interface Timing1
366 MHz
350 MHz
All Other Speed
Grades
Parameter
Min
Max
Min
Max
Min
Max
Unit
Timing Requirements
t
SSDAT
DATA Setup Before SDCLK
500
ps
t
HSDAT
DATA Hold After SDCLK
1.23
ns
Switching Characteristics
t
SDCLK
SDCLK Period
6.83
7.14
6.0
ns
t
SDCLKH
SDCLK Width High
3
2.6
ns
t
SDCLKL
SDCLK Width Low
3
2.6
ns
t
DCAD
Command, ADDR, Data Delay After SDCLK
2
4.8
ns
t
HCAD
Command, ADDR, Data Hold After SDCLK2
1.2
ns
t
DSDAT
Data Disable After SDCLK
5.3
ns
t
ENSDAT
Data Enable After SDCLK
1.3
ns
1 The processor needs to be programmed in t
SDCLK = 2.5 tCCLK mode when operated at 350 MHz, 366 MHz, and 400 MHz.
2 Command pins include: SDCAS, SDRAS, SDWE, MSx, SDA10, SDCKE.
Figure 17. SDRAM Interface Timing
SDCLK
DATA (IN)
DATA (OUT)
COMMAND/ADDR
(OUT)
tSDCLKH
tSDCLKL
tHSDAT
tSSDAT
tHCAD
tDCAD
tENSDAT
tDCAD
tDSDAT
tHCAD
tSDCLK
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