P R E L I M I N A R Y
AMD
1-350
Am79C960
CSR66–67: Next Transmit Status and Byte Count
CSR68–69: Transmit Status Temporary Storage
CSR70–71: Temporary Storage
CSR72: Receive Ring Counter
CSR74: Transmit Ring Counter
CSR76: Receive Ring Length
CSR78: Transmit Ring Length
CSR80: Burst and FIFO Threshold Control
CSR82: Bus Activity Timer
CSR84–85: DMA Address
CSR86: Buffer Byte Counter
CSR88–89: Chip ID.
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CSR92: Ring Length Conversion.
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CSR94: Transmit Time Domain Reflectometry Count
CSR96–97: Bus Interface Scratch Register 0
CSR98–99: Bus Interface Scratch Register 1
CSR104–105: SWAP
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CSR108–109: Buffer Management Scratch
CSR112: Missed Frame Count
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CSR114: Receive Collision Count
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CSR124: Buffer Management Unit Test
1-411
1-412
1-412
1-412
1-412
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1-415
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ISA BUS CONFIGURATION REGISTERS
1-416
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INITIALIZATION BLOCK
RLEN and TLEN
RDRA and TDRA
LADRF
PADR
MODE
1-419
1-419
1-419
1-419
1-420
1-420
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RECEIVE DESCRIPTORS
RMD0
RMD1
RMD2
RMD3
1-420
1-420
1-420
1-421
1-421
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TRANSMIT DESCRIPTORS
TMD0
TMD1
TMD2
TMD3
1-421
1-422
1-422
1-422
1-423
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REGISTER SUMMARY
1-424
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