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參數(shù)資料
| 型號： | C165UTAH |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | EMBEDDED C166 WITH USART IOM-2 AND HDLC SUPPORT |
| 中文描述： | 嵌入式的C166與國際移民組織的USART - 2和HDLC支持 |
| 文件頁數(shù)： | 202/539頁 |
| 文件大?。?/td> | 8071K |
| 代理商： | C165UTAH |
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C165UTAH
External Bus Interface
Data Sheet
202
2001-02-23
XBCON1/2/3 (
F114
H
/ 8A
H
)
15
14
13
ESFR-b
Reset Value: 0000
H
3
2
Note:
The ’BUSCON switch control’ BSWC is a new function, which is necessary due to
the execution with higher frequencies, to avoid bus collisions on data bus in case
of peripheral change (see BUSCON).
Note:
All XADRSx/ADDRSELx registers as well as XBCONx/BUSCONx registers are
user programmable SFR registers. All BUSCONx registers are mapped into the
bitaddressable SFR memory space, all XBCONx registers are located in the
bitaddressable ESFR memory space. Although they are free programmable,
Bit
Function
MCTCx
Memory Cycle Time Control
(see BUSCON)
RWDCx
MTTCx
READ/WRITE Delay Control
(see BUSCON)
Memory Tri-state Time Control
(see BUSCON)
BTYPx
Bus Type Selection
; only demultiplexed busses are supported on XBUS;
’
00
’
: 8 bit bus
’
10
’
: 16 bit bus;
’
x1
’
: reserved.
EWENx
Early Write Enable
’
0
’
: Standard write enable signal control
’
1
’
: Write active state is disabled
one TCL e
arlier
ALE Lengthening Control Bit
(see BUSCON)
ALECTLx
BUSACTx*
Bus Active Control
‘0’: XBUS (peripheral) disabled
‘1’: XBUS (peripheral) enabled
Enables the XBUS and the according chip select XCSx for the respective
address window (respective XBUS peripheral), selected with according XADRSx
window; after reset, all address windows on
XBUS are disabled.
*not used in FC-Cores, where XBCON is hardwired.
BSWCx
BUSCON Switch Control
’
0
’
: Standard switch of bustype (switch of XBCON)
’
1
’
: A bus wait state (Tri-state cycle) is included after execution of last old-
bustype cycle and before the first new-bustype cycle after switch of XBCON or
BUSCON; the BSWC bit is indicated in the old-bustype XBCON/BUSCON.
READY Enable
’
0
’
: The bus cycle length is controlled by the bus controller using MCTC
’
1
’
: The bus cycle length is controlled by the peripheral using READY
RDYENx
BS
WCx
-
-
-
RDY
ENx
BUS
ACTx
ALE
CTLx
EW
ENx
MT
TCx
RW
DCx
5
4
1
0
11
10
9
8
7
6
12
rw
rw
rw
rw
-
-
-
rw
MCTCx
rw
rw
rw
BTYPx
rw
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| C165 | 16-Bit Single-Chip Microcontroller |
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