參數(shù)資料
型號(hào)： CY3950V484-125BBC
廠商： Cypress Semiconductor Corp.
英文描述： CPLDs at FPGA Densities
中文描述： CPLD器件在FPGA的密度
文件頁(yè)數(shù)： 26/86頁(yè)
文件大?。?/td> 1212K
代理商： CY3950V484-125BBC
Delta39K ISR
CPLD Family
Document #: 38-03039 Rev. *H
Page 32 of 86
Switching Waveforms (continued)
Channel Memory DP SRAM Pipeline R/W Timing
An+1
An+2
Dn+1
tCHMCYC2
tCHMH
tCHMS
tCHMH
An
tCHMS
tCHMH
An+3
An–1
Dn+3
Dn–1
tCHMDV2
Dn
Dn+1
Dn+2
tCHMDV2
CLOCK
WRITE
OUTPUT
ADDRESS
DATA
ENABLE
INPUT
Dual-Port Asynchronous Address Match Busy Signal
ADDRESS A
An
An–1
An
An+1
ADDRESS
tCHMBA
Bn
ADDRESS B
MATCH
相關(guān)PDF資料
PDF描述
CY54FCT540CTDMB FCT SERIES, 8-BIT DRIVER, INVERTED OUTPUT, CDIP20
CY54FCT543CTDMB FCT SERIES, 8-BIT REGISTERED TRANSCEIVER, TRUE OUTPUT, CDIP24
CY54FCT543ATDMB FCT SERIES, 8-BIT REGISTERED TRANSCEIVER, TRUE OUTPUT, CDIP24
CY54FCT543ATLMB FCT SERIES, 8-BIT REGISTERED TRANSCEIVER, TRUE OUTPUT, CQCC28
CY54FCT543TLMB FCT SERIES, 8-BIT REGISTERED TRANSCEIVER, TRUE OUTPUT, CQCC28
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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