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參數(shù)資料
型號： DS2154LNA2+
廠商： Maxim Integrated Products
文件頁數(shù)： 21/124頁
文件大小： 0K
描述： IC TXRX E1 5V 100-LQFP
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝： 90
類型： 收發(fā)器
驅(qū)動器/接收器數(shù)： 1/1
規(guī)程： E1
電源電壓： 4.75 V ~ 5.25 V
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-LQFP（14x14）
包裝： 托盤
DS21354/DS21554 3.3V/5V E1 Single-Chip Transceivers
117 of 124
20.3.
Receive-Side AC Characteristics
AC CHARACTERISTICS—RECEIVE SIDE
(VDD = 3.3V
±5%, TA = 0°C to +70°C; for DS21354L; VDD = 5.0V ±5%, TA = 0°C to +70°C for DS21554L;
VDD = 3.3V
±5%, TA = -40°C to +85°C for DS21354LN; VDD = 5.0V ±5%, TA = -40°C to +85°C for DS21554LN.)
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS
NOTES
RCLKO Period
tLP
488
ns
tLH
200
244
ns
1
RCLKO Pulse Width
tLL
200
244
ns
1
tLH
150
244
ns
2
RCLKO Pulse Width
tLL
150
244
ns
2
RCLKI Period
tCP
488
ns
tCH
75
ns
RCLKI Pulse Width
tCL
75
ns
tSP
100
648
ns
3
tSP
100
488
ns
4
tSP
100
244
ns
5
RSYSCLK Period
tSP
100
122
ns
6
tSH
50
ns
RSYSCLK Pulse Width
tSL
50
ns
RSYNC Setup to RSYSCLK Falling
tSU
20
tSH –5
ns
RSYNC Pulse Width
tPW
50
ns
RPOSI/RNEGI Setup to RCLKI Falling
tSU
20
ns
RPOSI/RNEGI Hold From RCLKI
Falling
tHD
20
ns
RSYSCLK/RCLKI Rise and Fall Times
tR, tF
25
ns
Delay RCLKO to RPOSO, RNEGO
Valid
tDD
50
ns
Delay RCLK to RSER, RDATA, RSIG,
RLINK Valid
tD1
50
ns
Delay RCLK to RCHCLK, RSYNC,
RCHBLK, RFSYNC, RLCLK
tD2
50
ns
Delay RSYSCLK to RSER, RSIG Valid
tD3
50
ns
Delay RSYSCLK to RCHCLK,
RCHBLK, RMSYNC, RSYNC, CO
tD4
50
ns
CI Setup to RSYSCLK Rising
tSC
20
ns
CI Pulse Width
tWC
50
ns
Note 1:
Jitter attenuator enabled in the receive path.
Note 2:
Jitter attenuator disabled or enabled in the transmit path.
Note 3:
RSYSCLK = 1.544MHz.
Note 4:
RSYSCLK = 2.048MHz.
Note 5:
RSYSCLK = 4.096MHz.
Note 6:
RSYSCLK = 8.192MHz.
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PDF描述
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