25°C < TA < +85°C, " />
參數(shù)資料
型號： EVAL-ADAU1381Z
廠商： Analog Devices Inc
文件頁數(shù)： 3/84頁
文件大小： 0K
描述： BOARD EVALUATION FOR ADAU1381
標準包裝： 1
主要目的： 音頻編解碼器
嵌入式： 否
已用 IC / 零件： ADAU1381
已供物品： 板
相關產(chǎn)品： ADAU1381BCBZ-RL7DKR-ND - IC AUDIO CODEC STEREO LN 30WLCSP
ADAU1381BCBZ-RL7CT-ND - IC AUDIO CODEC STEREO LN 30WLCSP
ADAU1381BCBZ-RL-ND - IC AUDIO CODEC STEREO LN 30WLCSP
ADAU1381BCPZ-RL7-ND - IC AUDIO CODEC STEREO LN 32LFCSP
ADAU1381BCPZ-RL-ND - IC AUDIO CODEC STEREO LN 32LFCSP
ADAU1381BCBZ-RL7TR-ND - IC AUDIO CODEC STEREO LN 30WLCSP
ADAU1381BCPZ-ND - IC AUDIO CODEC STEREO LN 32LFCSP
ADAU1381
Rev. B | Page 11 of 84
DIGITAL TIMING SPECIFICATIONS
25°C < TA < +85°C, IOVDD = 1.62 V to 3.63 V, unless otherwise specified.
Table 7. Digital Timing
Limit
Parameter
tMIN
tMAX
Unit
Description
MASTER CLOCK
tMP
50
90.9
ns
Master clock (MCLK) period (that is, period of the signal input to MCKI).
Duty Cycle
30
70
%
SERIAL PORT
tBIL
10
ns
BCLK pulse width low.
tBIH
10
ns
BCLK pulse width high.
tLIS
5
ns
LRCLK setup. Time to BCLK rising.
tLIH
5
ns
LRCLK hold. Time from BCLK rising.
tSIS
5
ns
DAC_SDATA setup. Time to BCLK rising.
tSIH
5
ns
DAC_SDATA hold. Time from BCLK rising.
tSODM
70
ns
ADC_SDATA delay. Time from BCLK falling in master mode.
SPI PORT
fCCLK,R
5
MHz
CCLK frequency, read operation, IOVDD = 1.8 V ± 10%.
fCCLK,R
10
MHz
CCLK frequency, read operation, IOVDD = 3.3 V ± 10%.
fCCLK,W
25
MHz
CCLK frequency, write operation, IOVDD = 1.8 V ± 10%.
fCCLK,W
25
MHz
CCLK frequency, write operation, IOVDD = 3.3 V ± 10%.
tCCPL
10
ns
CCLK pulse width low.
tCCPH
10
ns
CCLK pulse width high.
tCLS
10
ns
CLATCH setup. Time to CCLK rising.
tCLH
5
ns
CLATCH hold. Time from CCLK rising.
tCLPH
10
ns
CLATCH pulse width high.
tCDS
5
ns
CDATA setup. Time to CCLK rising.
tCDH
5
ns
CDATA hold. Time from CCLK rising.
tCOD
70
COUT delay from CCLK edge to valid data, IOVDD = 1.8 V ± 10%.
40
ns
COUT delay from CCLK edge to valid data, IOVDD = 3.3 V ± 10%.
I2C PORT
fSCL
400
kHz
SCL frequency.
tSCLH
0.6
μs
SCL high.
tSCLL
1.3
μs
SCL low.
tSCS
0.6
μs
Setup time; relevant for repeated start condition.
tSCH
0.6
μs
Hold time. After this period, the first clock is generated.
tDS
100
ns
Data setup time.
tSCR
300
ns
SCL rise time.
tSCF
300
ns
SCL fall time.
tSDR
300
ns
SDA rise time.
tSDF
300
ns
SDA fall time.
tBFT
0.6
μs
Bus-free time. Time between stop and start.
DIGITAL MICROPHONE
RL = 1 MΩ, CL = 14 pF.
tDCF
10
ns
Digital microphone clock fall time.
tDCR
10
ns
Digital microphone clock rise time.
tDDV
22
30
ns
Digital microphone delay time for valid data.
tDDH
0
12
ns
Digital microphone delay time for data three-stated.
相關PDF資料
PDF描述
XR16V2751IM-0B-EB EVAL BOARD FOR V2751 48TQFP
LBR2518T100M INDUCTOR WOUND 10UH 235MA 1007
VE-JVX-EZ-S CONVERTER MOD DC/DC 5.2V 25W
A3CCH-2418G IDC CABLE - AKC24H/AE24G/AKC24H
BA6238A IC DRIVER REV MOTOR 2CH HSIP10
相關代理商/技術參數(shù)
參數(shù)描述
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EVAL-ADAU1401EB 制造商:AD 制造商全稱:Analog Devices 功能描述:SigmaDSP 28-/56-Bit Audio Processor with Two ADCs and Four DACs
EVAL-ADAU1401EBZ 功能描述:BOARD EVAL FOR ADAU1401 RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 評估演示板和套件 系列:SigmaDSP® 標準包裝:1 系列:PCI Express® (PCIe) 主要目的:接口，收發(fā)器，PCI Express 嵌入式:- 已用 IC / 零件:DS80PCI800 主要屬性:- 次要屬性:- 已供物品:板
EVAL-ADAU1401-EBZ 制造商:Analog Devices 功能描述:EVALUATION KIT ((NS))
EVAL-ADAU1442EBZ 功能描述:BOARD EVAL FOR ADAU1442 RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 評估演示板和套件 系列:SigmaDSP® 標準包裝:1 系列:PCI Express® (PCIe) 主要目的:接口，收發(fā)器，PCI Express 嵌入式:- 已用 IC / 零件:DS80PCI800 主要屬性:- 次要屬性:- 已供物品:板
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