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參數(shù)資料
| 型號： | HYB 39S256160CT |
| 廠商： | SIEMENS AG |
| 英文描述： | 256-Mbit(4banks × 4MBit × 16) Synchronous DRAM(256M(4列 × 4M位 × 16)同步動態(tài)RAM) |
| 中文描述： | 256兆位（4banks ×的4Mb × 16）同步DRAM（256M（4列× 4分位× 16）同步動態(tài)RAM）的 |
| 文件頁數(shù)： | 8/41頁 |
| 文件大?。?/td> | 327K |
| 代理商： | HYB 39S256160CT |
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INFINEON Technologies
8
1.00
HYB39S256400/800/160CT(L)
256MBit Synchronous DRAM
Operation Definition
All of SDRAM operations are defined by states of control signals CS, RAS, CAS, WE, and DQM at
the positive edge of the clock. The following list shows the truth table for the operation commands.
Note:
1. V = Valid, x = Don’t Care, L = Low Level, H = High Level
2. CKEn signal is input level when commands are provided, CKEn-1 signal is input level one clock before
the commands are provided.
3. This is the state of the banks designated by BA0, BA1 signals.
4. Device state is Full Page Burst operation, which is not supported on this device.
5. Power Down Mode can not entry in the burst cycle.
Operation
Device
State
Idle
3
CKE
n-1
CKE
n
DQM
BS0
BS1
AP=
A10
Addr
.
CS
RAS
CAS
WE
Bank Active
H
X
X
V
V
V
L
L
H
H
Bank Precharge
Any
H
X
X
V
L
X
L
L
H
L
Precharge All
Any
Active
3
Active
3
Active
3
Active
3
H
X
X
X
H
X
L
L
H
L
Write
H
X
X
V
L
V
L
H
L
L
Write with Autoprecharge
H
X
X
V
H
V
L
H
L
L
Read
H
X
X
V
L
V
L
H
L
H
Read with Autoprecharge
H
X
X
V
H
V
L
H
L
H
Mode Register Set
Idle
H
X
X
V
V
V
L
L
L
L
No Operation
Any
Active
4
H
X
X
X
X
X
L
H
H
H
Burst Stop
H
X
X
X
X
X
L
H
H
L
Device Deselect
Any
H
X
X
X
X
X
H
X
X
X
Auto Refresh
Idle
H
H
X
X
X
X
L
L
L
H
Self Refresh Entry
Idle
H
L
X
X
X
X
L
L
L
H
Self Refresh Exit
Idle
(Self
Refr.)
L
H
X
X
X
X
H
X
X
X
L
H
H
X
Power Down Entry
(Precharge or active
standby)
Idle
Active
5
H
L
X
X
X
X
H
X
X
X
L
H
H
X
Power Down Exit
Any
(Power
Down)
L
H
X
X
X
X
H
X
X
X
L
H
H
L
Data Write/Output Enable
Active
H
X
L
X
X
X
X
X
X
X
Data Write/Output Disable
Active
H
X
H
X
X
X
X
X
X
X
相關PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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