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參數(shù)資料
| 型號： | IDTSSTE32882HLBAKG8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 24/73頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC REGISTERING CLK DRIVER 176BGA |
| 標準包裝： | 1 |
| 類型： | 時鐘緩沖器/驅(qū)動器，多路復用器 |
| PLL： | 是 |
| 主要目的： | 存儲器，DDR3，RDIMM |
| 輸入： | CMOS |
| 輸出： | CMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 5:60 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 810MHz |
| 電源電壓： | 1.282 V ~ 1.575 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 176-TFBGA |
| 供應商設備封裝： | 176-CABGA（13.5x8） |
| 包裝： | 標準包裝 |
| 其它名稱： | 800-2597-6 |
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1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
30
SSTE32882HLB
7201/14
SSTE32882HLB
1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE
AC Specifications - Output Timing Requirements
Propagation Delay Timing
1 CK and Yn left out for better visibility.
2 RCA0 is re-driven command address signal based on input CA0.
Symbol
Parameter1
1
See “Qn and Yn Load Circuit” diagram.
Conditions
DDR3-800/
1066/1333
DDR3-1600
Unit
Min
Max
Min
Max
tPDM
Propagation delay, single-bit switching
(1.5V operation)
CK
CK to output2
2
See “Propagation Delay Timing” diagram below.
3tPDM range (tPDM_max - tPDM_min) must remain as 350 ps. For example, if tPDM_min for a device is 0.65 ns, it’s tPDM_max
cannot be more than 1.0 ns, If tPDM_max for a device is 1.2 ns, it’s tPDM_min cannot be less than 0.85 ns.
4
See “Voltage Waveforms Address Floating” diagram.
0.65
1.0
0.65
1.0
ns
Propagation delay, single-bit switching
(1.35V operation)3
CK
CK to output2
0.65
1.2
0.65
1.2
tDIS
Output disable time (1/2-Clock pre-launch) Yn/Yn (falling edge)
to output float4
0.5+
tQSK1(min)
0.5+
tQSK1(min)
ps
Output disable time (3/4-Clock pre-launch)
0.25+
tQSK2(min)
0.25+
tQSK2(min)
tEN
Output enable time (1/2-Clock pre-launch) Yn/Yn (falling edge)
output driving
0.5-
tQSK1(max)
0.5-
tQSK1(max)
ps
Output enable time (3/4-Clock pre-launch)
0.75-
tQSK2(max)
0.75-
tQSK2(max)
CK(1)
DCS
C/A
QxCSx
Qn(C/A)
Input
Standard
C/A
Yn(1)
QxCKEx,
QxODTx
QxCSx,
QxCKEx,
QxODTx
n
n+1
n+2
n+3
n+4
n+5
n+6
pre-
launch
CA0
3/4 Clock Qn(C/A) pre-launch time
RCA0(2)
RCA0
Yn(1)
tPDM
相關(guān)PDF資料 |
PDF描述 |
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