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參數(shù)資料
| 型號： | IDTSSTE32882HLBAKG8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 27/73頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC REGISTERING CLK DRIVER 176BGA |
| 標準包裝： | 1 |
| 類型： | 時鐘緩沖器/驅動器，多路復用器 |
| PLL： | 是 |
| 主要目的： | 存儲器，DDR3，RDIMM |
| 輸入： | CMOS |
| 輸出： | CMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 5:60 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 810MHz |
| 電源電壓： | 1.282 V ~ 1.575 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 176-TFBGA |
| 供應商設備封裝： | 176-CABGA（13.5x8） |
| 包裝： | 標準包裝 |
| 其它名稱： | 800-2597-6 |
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1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
33
SSTE32882HLB
7201/14
SSTE32882HLB
1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE
1. This skew represents the absolute output clock skew and contains the pad skew and package skew (See “Clock Output (Yn) Skew”). This
parameter is specified for the clock pairs on each side of the register independently. The skew is applicable to left side clock pairs between
Y0/Y0 and Y2/Y2, as well as right side of the clock pairs between Y1/Y1 and Y3/Y3. This is not a tested parameter and has to be considered
as a design goal only.
2. This skew represents the absolute Qn skew compared to the output clock (Yn), and contains the register pad skew, clock skew and package
routing skew (See “Qn Output Skew for Standard 1/2-Clock Pre-Launch”). The output clock jitter is not included in this skew. The Qn
output can either be early or late. This parameter applies to each side of the register independently. The parameter includes the skew related
to simultaneous switching noise (SSO).
3. The parameter is a measure of the output clock pulse width HIGH/LOW. The output clock duty cycle can be calculated based on tPW.
4. This skew represents the absolute Qn skew compared to the output clock (Yn), and contains the register pad skew, clock skew and package
routing skew (See “Qn Output Skew for Standard 3/4-Clock Pre-Launch”). The output clock jitter is not included in this skew. The Qn
output can either be early or late. This parameter applies to each side of the register independently. The parameter includes the skew related
to simultaneous switching noise (SSO).
5. This parameter measures the delay from the rising differential input clock which samples incoming C/A to the rising differential output
clock that will be used to sample the same C/A data. tSTAOFF may vary by the amount of tDYNOFF based on voltage and temperature drift as
well as tracking error and jitter. Including this variation tSTAOFF may not exceed the limits set by tSTAOFF(MIN) and tSTAOFF(MAX).
6. See “Measurement Requirement for tSTAOFF and tDYNOFF“.
7. Implies a -3 dB bandwidth and jitter peaking of 3 dB.
Clock Output (Yn) Skew
SSC modulation frequency
30
33
30
33
30
33
kHz
SSC clock input frequency
deviation
0.00
-0.5
0.00
-0.5
0.00
-0.5
0.00
-0.5
%
tBAND
PLL Loop bandwidth (-3
dB from unity gain)
257
307
357
407
-MHz
Symbol
Parameter
Conditions
DDR3-800 DDR3-1066 DDR3-1333 DDR3-1600 Unit
tCK
tCKSK
Y0
Y2
相關PDF資料 |
PDF描述 |
|---|---|
| V28C15M100BF2 | CONVERTER MOD DC/DC 15V 100W |
| MS27497E16F8PA | CONN RCPT 8POS WALL MNT W/PINS |
| V28C15M100B2 | CONVERTER MOD DC/DC 15V 100W |
| VI-J5X-MX-F2 | CONVERTER MOD DC/DC 5.2V 75W |
| D38999/24WJ4PB | CONN RCPT 56POS JAM NUT W/PINS |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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