參數(shù)資料
型號(hào)： ISP1362
廠商： NXP Semiconductors N.V.
英文描述： Single-chip Universal Serial Bus On-The-Go controller
中文描述： 單芯片通用串行總線和On - The - Go控制器
文件頁(yè)數(shù)： 115/150頁(yè)
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代理商： ISP1362
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Philips Semiconductors
ISP1362
Single-chip USB OTG controller
Product data
Rev. 03
—
06 January 2004
115 of 150
9397 750 12337
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
16.1.4
DcHardwareCon
fi
guration register (R/W: BBH/BAH)
This command is used to access the DcHardwareCon
fi
guration register, which
consists of two bytes. The
fi
rst (lower) byte contains the device con
fi
guration and
control values, the second (upper) byte holds the clock control bits and the clock
division factor. The bit allocation is given in
Table 114
. A bus reset will not change any
of the programmed bit values.
The DcHardwareCon
fi
guration register controls the connection to the USB bus, clock
activity and power supply during the
‘
suspend
’
state, as well as output clock
frequency, DMA operating mode and pin con
fi
gurations (polarity, signalling mode).
Code (Hex): BA/BB
—
write or read DcHardwareCon
fi
guration register
Transaction
—
write or read 2 bytes (code or data)
Table 113: DcMode register: bit description
Bit
Symbol
7 to 6
-
5
GOSUSP
Description
reserved
Writing logic 1 followed by logic 0 will activate the
‘
suspend
’
mode.
reserved
Logic 1 enables all interrupts. Bus reset value: unchanged.
Logic 1 enables debug mode, in which all NAKs and errors will
generate an interrupt. Logic 0 selects normal operation, in which
interrupts are generated on every ACK (bulk endpoints) or after
every data transfer (isochronous endpoints). Bus reset value:
unchanged.
reserved
Logic 1 enables SoftConnect. This bit is ignored if EXTPUL = 1
in the DcHardwareCon
fi
guration register (see
Table 114
). Bus
reset value: unchanged.
Remark:
In the OTG mode, this bit is ignored. The LOC_CONN
bit of the OtgControl register controls the pull-up resistor on the
OTG_DP1 pin.
4
3
2
-
INTENA
DBGMOD
1
0
-
SOFTCT
Table 114: DcHardwareCon
fi
guration register: bit allocation
Bit
15
Symbol
reserved
EXTPUL
Reset
-
Access
-
Bit
7
Symbol
DAKOLY
DRQPOL
Reset
0
Access
R/W
14
13
12
11
10
9
8
NOLAZY
1
R/W
5
DAKPOL
0
R/W
CLKRUN
0
R/W
4
reserved
0
-
CKDIV[3:0]
0
0
0
1
1
R/W
6
R/W
3
R/W
2
R/W
1
INTLVL
0
R/W
R/W
0
INTPOL
0
R/W
WKUPCS
0
R/W
reserved
1
R/W
1
R/W
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PDF描述
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參數(shù)描述
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